中国芯片主动降低处理器速度以规避美国制裁

中国芯片主动降低处理器速度以规避美国制裁 阿里巴巴和初创公司比邻科技正在调整他们最先进的芯片设计，以降低处理速度，避免美国实施的旨在压制中国计算能力的制裁。 "你必须要低调，"一家竞争对手的无工厂初创公司的上海创始人说。"他们已经做了太多的公关，他们的规格是白纸黑字的。现在台积电很难帮助他们找到一条出路。" 与台积电合作的设计集团的三名中国工程师说，台湾集团或任何工厂都很难准确判断一个处理器的功率。因此，台积电已经开始要求中国客户自行报告其芯片的输出，并签署免责声明。 中国工程师说，弄清什么是合规的是很复杂的，因为华盛顿对计算芯片门槛中的一个关键指标的规则不明确，这个指标被称为双向传输率，或者说它们相互发送数据的速度。出口管制规定芯片的上限为每秒600千兆字节（GB/s）以下。 "有几种方法可以计算[这个传输率]，"比邻公司的一位不愿透露姓名的高级工程师说。该人士说，该公司已经开始调整其设计，以降低处理器的速度，希望由台积电来制造。 在美国实施制裁之前，Biren网站的存档版本显示其第一款处理器BR100的规格，该处理器的传输速度为640GB/s，超过了美国的限制。根据研究机构Bernstein的计算，现在Biren的网站显示BR100的规格较慢，为576GB/s。 半导体研究集团SemiAnalysis的首席分析师迪伦-帕特尔（Dylan Patel）首先注意到比瑞恩对规格的改变，他说该公司正试图通过禁用部分芯片来降低其处理器的速度。 "他们没有改变芯片设计，所以这就像在说'拉勾勾保证我们以后不会重新启用它'，目前还不清楚美国政府是否会接受这一点，"帕特尔说。 （节选）

台积电将能制造120mm*120mm的芯片

台积电将能制造120mm*120mm的芯片 最新版本的 CoWoS 允许台积电制造比光掩模（或掩模版，858mm2）尺寸大约 3.3 倍的硅中介层。因此，逻辑、8 个 HBM3/HBM3E 内存堆栈、I/O 和其他小芯片最多可占用 2831 mm2。最大基板尺寸为80×80毫米。AMD的Instinct MI300X和Nvidia的B200都使用这种技术，尽管Nvidia的B200处理器比AMD的MI300X更大。下一代 CoWoS_L 将于 2026 年投入生产，将能够实现约 5.5 倍掩模版尺寸的中介层（这可能不如去年宣布的6 倍掩模版尺寸那么令人印象深刻）。这意味着 4719 mm2将可用于逻辑、最多 12 个 HBM 内存堆栈和其他小芯片。此类 SiP 还需要更大的基板，根据台积电的幻灯片，我们正在考虑 100x100 毫米。因此，此类处理器将无法使用 OAM 模块。台积电不会就此止步：到 2027 年，它将拥有 CoWoS 技术版本，该技术将使中介层的尺寸达到光罩尺寸的八倍或更多倍，这将为小芯片提供 6,864 平方毫米的空间。台积电设想的其中一种设计依赖于四个堆叠式集成系统芯片 (SoIC)，与 12 个 HBM4 内存堆栈和额外的 I/O 芯片相配合。这样一个庞然大物肯定会消耗巨大的功率我们这里讨论的是数千瓦，并且需要非常复杂的冷却技术。台积电还预计此类解决方案将使用 120x120mm 基板。有趣的是，今年早些时候，Broadcom 展示了 一款定制 AI 处理器，具有两个逻辑芯片和 12 个 HBM 内存堆栈。我们没有这款产品的具体规格，但它看起来比 AMD 的 Instinct MI300X 和 Nvidia 的 B200 更大，尽管没有台积电 2027 年计划的那么大。 ... PC版： 手机版：

台积电开始为英特尔生产基于3纳米工艺的"Lunar Lake"芯片

台积电开始为英特尔生产基于3纳米工艺的"Lunar Lake"芯片 新的"Lunar Lake"芯片与"Meteor Lake"一样，是组合式的处理器，CPU内核、iGPU、NPU和内存控制器位于一个单一模块上，称为Compute tile，采用3纳米节点制造；而SoC和I/O组件则分解在芯片的另一个模块上，即SoC tile，采用台积电6纳米节点制造。英特尔还没有详细介绍"Arrow Lake"处理器的具体细节，只是提到该处理器将采用与"Moon Lake"处理器相同的"Lion Cove"P核和"Skymont"E核，但采用了大家更熟悉的环形总线配置，即E核集群与P核共享三级缓存（"月湖"处理器不采用这种配置）。"Arrow Lake"还采用了与"Moon Lake"相同的基于 Xe2 图形架构的 iGPU，并将配备符合微软 Copilot+ AI PC 要求的 NPU。前者的神秘之处在于英特尔将以何种方式来组织各种芯片或芯片组。2024 年 2 月的报道提到，英特尔将利用台积电 3 纳米工艺制造"Arrow Lake"的分解图形芯片，但我们现在从"Moon Lake"中了解到，英特尔并不回避让台积电制造其 CPU 内核。首批采用"Moon Lake"的笔记本电脑预计将在 2024 年第三季度上架，"Arrow Lake"z则将在第四季度上市。 ... PC版： 手机版：

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了有关将为 HBM4 制造的基础芯片的一些新细节，该芯片将使用逻辑工艺构建。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司预计在 HBM4 制造工艺中占据有利地位，因为内存工厂目前没有能力经济地生产如此先进的逻辑芯片如果他们能够生产的话他们根本。对于第一波 HBM4，台积电准备使用两种制造工艺：N12FFC+ 和 N5。虽然它们服务于相同的目的将 HBM4E 内存与下一代 AI 和 HPC 处理器集成但它们将以两种不同的方式用于连接 AI 和 HPC 应用程序的高性能处理器的内存。台积电设计与技术平台高级总监表示：“我们正在与主要 HBM 内存合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。” “N12FFC+ 具有成本效益的基础芯片可以达到 HBM 的性能，而 N5 基础芯片可以在 HBM4 速度下以低得多的功耗提供更多逻辑。”台积电采用 N12FFC+ 制造工艺（12nm FinFet Compact Plus，正式属于 12nm 级技术，但其根源于台积电经过充分验证的 16nm FinFET 生产节点）制造的基础芯片将用于在硅片上安装 HBM4 内存堆栈片上系统 (SoC) 旁边的中介层。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi (48 GB) 和 16-Hi 堆栈 (64 GB)，每堆栈带宽超过 2 TB/秒。“我们还在针对 HBM4 优化 CoWoS-L 和 CoWoS-R，”台积电高级总监说道。“CoWoS-L 和 CoWoS-R 都[使用]超过八层，以实现 HBM4 的路由超过 2,000 个互连，并具有[适当的]信号完整性。”N12FFC+ 上的 HBM4 基础芯片将有助于使用 TSMC 的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可提供高达 8 倍标线尺寸的中介层 足够的空间容纳多达 12 个 HBM4 内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下实现6GT/s的数据传输速率。“我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，验证 HBM4 通道信号完整性、IR/EM 和热精度，”台积电代表解释道。同时，作为一种更先进的替代方案，内存制造商还可以选择采用台积电的 N5 工艺来生产 HBM4 基础芯片。N5 构建的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的性能。但可以说，最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，约为 6 至 9 微米。这将允许 N5 基础芯片与直接键合结合使用，从而使 HBM4 能够在逻辑芯片顶部进行 3D 堆叠。直接键合可以实现更高的内存性能，这对于总是寻求更多内存带宽的 AI 和 HPC 芯片来说预计将是一个巨大的提升。我们已经知道 台积电和 SK 海力士在 HBM4 基础芯片上进行合作。台积电也可能为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为该集团已经通过其三星代工部门拥有自己的先进逻辑工厂。台积电特殊工艺产能扩产50%随着德国和日本的新工厂全部建成，以及中国产能的扩张，台积电计划到 2027 年将其特种技术产能扩大 50%。该公司在欧洲技术研讨会上透露本周，台积电预计不仅需要转换现有产能以满足特殊工艺的需求，甚至还需要为此目的建造新的（绿地）晶圆厂空间。这一需求的主要驱动力之一将是台积电的下一个专用节点：N4e，一个 4 纳米级超低功耗生产节点。“过去，我们总是对即将建成的晶圆厂进行审查阶段，但在台积电很长一段时间以来，我们第一次开始建设绿地晶圆厂，以满足未来的专业技术要求，”台积电业务发展和海外运营办公室高级副总裁Kevin Zhang博士出席活动时候说。“在未来四到五年内，我们的专业产能实际上将增长 1.5 倍。通过这样做，我们实际上扩大了制造网络的覆盖范围，以提高整个晶圆厂供应链的弹性。”除了 N5 和 N3E 等著名的主要逻辑节点之外，台积电还为功率半导体、混合模拟 I/O 和超低功耗应用（例如物联网）等应用提供一套专用节点。这些通常基于该公司的落后制造工艺，但无论底层技术如何，这些节点的容量需求都随着台积电主要逻辑节点的需求而增长。所有这些都要求台积电重新评估他们如何规划其专业节点的容量。台积电近年来的扩张战略追求几个目标。其中之一是在台湾以外建立新的晶圆厂；另一个是普遍扩大产能，以满足未来对所有类型工艺技术的需求这就是该公司正在建设专业节点产能的原因。目前，台积电最先进的专用节点是N6e，是N7/N6的变体，支持0.4V至0.9V之间的工作电压。对于 N4e，台积电正在考虑低于 0.4V 的电压。尽管目前台积电并未透露太多计划节点的技术细节；考虑到该公司在这里的历史，我们预计一旦新流程准备就绪，他们明年将有更多的话题可以讨论。 ... PC版： 手机版：

英伟达对华“特供”的H20、RTX4090D将受限

英伟达对华“特供”的H20、RTX4090D将受限 （1）芯片的I/O带宽传输速率大于或等于600 Gbyte/s；（2）数字处理单元/原始计算单元每次操作的比特长度乘以TOPS 计算出的算力之和大于或等于4800TOPS。”此举，直接导致了英伟达的A100、H100等高性能AI芯片无法对华出口。随后，英伟达为了挽回中国市场，针对中国市场推出了符合美国限制政策的AI芯片：A100和A800，主要是降低了互联速率。但是，在2023年10月17日，美国政府又推出了新的限制规则，进一步收紧了限制范围：（1）ECCN 3A090a针对最高性能芯片，集成电路中包含一个或多个处理单元达到以下任一标准：a) 综合运算性能（Total Processing Performance，TPP）达到4800，或b) 综合运算性能达到1600，同时“性能密度”(Performance Density，PD)达到5.92。（2）ECCN 3A090b针对次高性能芯片，集成电路中包含一个或多个处理单元达到以下任一标准：a) 综合运算性能达到2400但低于4800，性能密度达到1.6但低于5.92；b) 综合运算性能达到1600，性能密度达到3.2但低于5.92。但凡只要在上述两项性能标准范围内的美国芯片都将会受到限制。这也直接导致了英伟达针对中国市场推出的A100和A800芯片的对华出口受限，英伟达在A100和A800这两款芯片上的投资也是损失不小。此外，英伟达L40S、高端显卡RTX 4090等产品也受到了限制。不过，英伟达依旧不甘心放弃中国这个庞大的AI芯片市场。于是在去年四季度，英伟达又针对中国市场开发出了符合美国最新限制政策的四款AI芯片，包括 HGX H20、L20 PCle 和 L2 PCle。同时还开发了符合新规的高端显卡RTX 4090 D。从公布的参数来看，其中最强的H20的FP16、INT8等主要算力参数仅为A100的不足1/2，更是仅为H100的约1/7；L20的主要算力参数则相较于之前的L40、L40S分别下降约1/3、2/3。此前NVIDIA内部人士在访谈中也承认，H20单卡算力仅有H100的20%，相比某国产芯片，其性能也只有其60%多。此外，RTX 4090 D的核心数量相较RTX 4090也减少约11%，整体性能或降低了10%！显然，英伟达这些最新针对中国市场定制的产品性能被大幅阉割，使得市场大多对其性能表现、性价比持悲观或怀疑态度。不过，即便如此，美国方面似乎还是不放心。近日，美国又公布了将于今年4月4日生效的新的限制规则，4A003类目下 “数字计算机”、“电子组件”及其相关设备和“组件”，对于所有目的地（除EAR第740部分第1号补充文件国家组E:1或E:2中的国家外），“调整后峰值性能”（“APP”）超过70 Weighted TeraFLOPS（WT，每秒计算万亿次浮点运算，主要针对GPU性能，CPU和NPU主要提供定点/整数算力）的计算机和4A003.c中所述的“电子组件”都需要许可证（NLR）。这里需要补充说明的是，在AI训练方面，通常使用浮点格式FP16和FP32,因为它们具有足够高的精度。而在AI推理方面则通常使用整数数据格式INT8和INT4。也就是说，现有的美国厂商的计算机产品或组件，如果其综合浮点算力超过70 TFLOPS，则需要申请许可证才能出口。而这似乎是针对的是英伟达此前针对中国市场新推出的RTX 4090-D以及H20。数据显示，RTX 4090-D的FP16/FP32算力为74TFLOPS，H20的TF32算力为74 TFLOPS（L20的FP32/16算力为60TFLOPS不到）。这也意味着，英伟达RTX 4090-D以及H20对华出口可能需要申请许可，至于是否能够获批，则可能需要“逐案审查”（case-by-case review）。虽然也有国内媒体报道称，该政策可能将会限制到高性能的AI PC产品。但是，芯智讯认为，目前AMD、英特尔、高通、苹果等厂商所推出的集成了AI内核的面向AI PC的处理器，其浮点运算能力目前仍比较有限，更多还是提升整数运算能力，并不会受到新规限制。比如英特尔在去年底推出的Meteor Lake芯片（Core Ultra） 基于其AI引擎、NPU、CPU和GPU，可提供34TOPS（注意不是FLOPS）的算力。不过，以上只是笔者对于该规则的解读。目前英伟达官方面尚未有相关信息公布。芯智讯也有咨询英伟达中国区相关负责人，但对方并未对此进行回应。值得注意的是，美国商务部长雷蒙多在12月2日举办的“里根国防论坛”（Reagan National Defense Forum）上曾表示，即便会让企业难做，美国政府仍将持续修改（change constantly）先进芯片的出口管制，因为“科技会变、对手也会变，我们必须跟上”。雷蒙多指出，就算业者重新设计出一款能规避现有法令的芯片，只要被关注国家将之用来发展AI，“我第二天就会立刻出手控管”（I’m going to control it the very next day）。针对雷蒙多发言，英伟达CEO黄仁勋（Jensen Huang）曾于12月6日在新加坡召开的记者会上表示，英伟达一直都在积极配合美国政府，打造符合法规的产品。“我们打算继续配合美国政府，开发符合新规定的全新系列产品”。黄仁勋之前还曾表示，美国对华半导体出口的限制，也进一步刺激了中国努力发展半导体产业的决心，中国大陆目前已有数十家公司正在开发可与英伟达产品竞争的技术，这对英伟达在中国市场的发展也很不利。过去多年来，中国市场约占英伟达营收的20%。 ... PC版： 手机版：

1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸

1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸     研究机构TechInsights报告显示，台积电2023年总销售额达到692.76亿美元，成为全球半导体产业冠军。摩根大通（小摩）、摩根士丹利等金融服务机构均对台积电的后续发展给出乐观预测，小摩在最新报告中认为，台积电在技术创新和先进封装领域的领先地位，以及在AI时代的关键作用，通过一系列技术突破，有望在未来几年继续保持在半导体产业的领先地位。以下为台积电在2024北美论坛公布的六大半导体技术：A16 1.6nm制程技术台积电A16制程节点是其首个整合纳米片晶体管（nanosheet）以及背面供电技术“Super Power Rail”的节点，特别适合高性能计算（HPC）及人工智能（AI）应用，是台积电N2P制程的迭代。根据台积电此前公布的路线图，N2、N2P 2nm节点定于2025年量产，A16预计将于2026年下半年量产。与2nm N2P节点相比，A16提高了晶体管密度和能效，在相同Vdd（正电源电压）下可实现8~10%的速度提升；在相同速度下，功耗可以降低15~20%。该技术可以帮助数据中心计算芯片实现1.07~1.10倍的芯片密度。台积电在北美峰会同时宣布A14工艺节点，预计将采用第二代纳米片晶体管以及更先进的背面供电网络，有望在2027~2028年开始生产，预计不会采用High NA EUV光刻机。根据路线图，台积电1nm制程A10已在规划中。消息人士于2024年1月透露，台积电将更先进制程的1nm晶圆厂规划在嘉义科学园区，已派人前往目标地块勘测。这一选址离嘉义高铁站车程仅七分钟，往北串起台积电中科、竹科厂，往南串连南科厂及高雄厂，便于工程师通勤交流。NanoFlex创新纳米片晶体管台积电即将推出的N2制程工艺将采用NanoFlex创新纳米片晶体管技术，这是该公司在设计与技术协同优化方面的又一突破。NanoFlex为N2制程标准单元提供设计灵活性，其中短小晶体管单元可实现更小的面积和更高能效，而高单元则最大限度提高性能。客户能够在同一设计内优化小单元和大单元的组合，调整设计，以达到最佳功耗、性能和面积平衡。N4C制程技术台积电宣布推出N4C技术，是N4P的迭代，可降低8.5%的芯片成本，计划于2025年量产。该技术提供具有高效面积利用率的基础IP和设计规则，与广泛应用的N4P兼容，缩小芯片尺寸并提高良率，为客户提供高性价比选择。CoWoS、SoIC和系统级晶圆（TSMC-SoW）台积电表示，CoWoS先进封装已成为AI芯片的关键技术，被广泛采用，允许客户将更多的处理器内核与HBM高带宽存储堆叠封装在一起。与此同时，集成芯片系统（SoIC）已成为三维芯片堆叠的领先解决方案，客户正越来越多地将CoWoS与SoIC及其他组件搭配使用，以实现最终的系统级封装（SiP）集成。台积电宣布推出CoW-SoW封装技术（TSMC-SoW），基于台积电于2020年推出的InFO-SoW晶圆上系统集成技术迭代而成。通过晶圆级系统集成封装技术（SoW），可以在单片12英寸晶圆上制造大型芯片阵列，提供更强算力的同时，减少空间占用，并将每瓦性能提升多个数量级。此前特斯拉的Dojo D1超级芯片，就利用台积电的此类工艺实现，利用单片晶圆实现强大算力。据悉，特斯拉自研的Dojo D1超级芯片采用台积电7nm制程，并结合InFO-SoW先进封装、垂直供电结构制造而成，用于训练自动驾驶汽车AI大模型。参数方面，每个模组包含5×5总计25颗芯片，每个单芯片包含高达354个核心，因此片上SRAM换从总计达11GB，算力9050TFLOPS。台积电表示，首款SoW产品基于集成扇出型封装（InFO）技术的纯逻辑晶圆已投入生产。利用CoWoS技术的CoW-SoW晶圆预计将于2027年问世，届时将可以集成SoIC、HBM和其他组件，创建强大的单晶圆级系统，其计算能力可以与整个机架甚至整个服务器相媲美。这类芯片将拥有巨大的面积，可以集成四个SoIC芯片+12个HBM存储芯片以及额外的I/O芯片，功率可达数千瓦。硅光子集成COUPE台积电正在开发紧凑型通用光子引擎（COUPE）技术，以支持人工智能热潮带来的数据传输爆发式增长。COUPE采用SoIC-X芯片堆叠技术，在硅光子芯片堆叠电子芯片，并保证两片芯片之间最低的传输阻抗，能效比传统堆叠方式更高。台积电计划在2025年将COUPE技术用于小尺寸插拔式设备，速度可达1.6Tbps，相比当前最先进的800G以太网成倍提升。2026年，台积电将其整合入CoWoS封装中，作为共同封装光学器件（CPO）直接将光学连接引入封装中，这样可以实现高达6.4Tbps的速度。第三个迭代版本有望进一步改进，速度翻倍至12.8Tbps。汽车芯片先进封装继2023年推出N3AE“Auto Early”制程后，台积电将继续通过整合先进芯片和先进封装，满足汽车客户对更高算力的需求，以及车规级认证的要求。台积电正在为高级辅助驾驶系统（ADAS）、车辆控制和车载中央计算机等应用开发InFO-oS和CoWoS-R解决方案，目标是在2025年第四季度之前获得AEC-Q100 2级认证。日前台积电法说会之后，大摩预计台积电Q2营收将环比增长5%~7%，并给出860元新台币的目标股价预测。小摩预测台积电今年毛利率维持在52%~54%区间，预计今年年底3nm产能将达到10万片规模，明年将增加到15万片，并给出900元新台币的目标股价。小摩同时预计，台积电在未来3~4年内，在AI芯片的市场占有率仍将维持在90%以上，到2027年AI相关收入占比将升至总营收的25%。台积电法说会、多场技术论坛过后，给市场释出稳健信号，包括花旗银行、美银证券、瑞银在内的金融机构，均对台积电给出全年营收增长的预测。在人工智能市场需求持续增长的带动下，以及美日芯片工厂新产能的释放，预计台积电未来几年将持续领衔全球半导体产业，并凭借技术实力保持AI芯片领域的龙头地位。 ... PC版： 手机版：