台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3n

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3nm 节点采用GAA晶体管架构。三星甚至领先于台积电，将 3nm 工艺技术转向量产，但尚未吸引主要芯片供应商的订单。 #抽屉IT

【亚1纳米制程晶体管，一个碳原子栅极厚度：清华重大突破登上Nature】目前主流工业界晶体管的栅极尺寸在12nm以上，2016年

【亚1纳米制程晶体管，一个碳原子栅极厚度：清华重大突破登上Nature】目前主流工业界晶体管的栅极尺寸在12nm以上，2016年美国实现了物理栅长为1nm的平面硫化钼晶体管，而清华大学目前实现等效的物理栅长为0.34nm。 #抽屉IT

可重构晶体管可通过编程执行不同功能

可重构晶体管可通过编程执行不同功能 研究人员解释说，射频晶体管是电子电路和芯片设计技术的重大突破。可编程晶体管使用的材料与半导体工业使用的材料相同，即硅和锗，它们可以显著改善功耗和能效。传统的晶体管开发包括化学掺杂，这是一种用外来原子"污染"半导体材料的技术。掺杂过程决定了电流的流动方向，一旦晶体管被制造出来就无法改变。射频晶体管用静电掺杂取代了化学掺杂，这是一种不会永久改变半导体材料化学结构的新方法。一旦电场取代了"复杂而昂贵"的化学掺杂过程，晶体管就可以动态地重新配置，以执行不同的逻辑运算。维也纳工业大学教授沃尔特-韦伯（Walter M. Weber）说，重配置工作在"基本开关单元"，而不是将信息路由到固定的功能单元。韦伯补充说，这种方法对于构建未来的可重构计算和人工智能应用"大有可为"。研究人员于 2021 年开发出了 RFET 基本技术，现在他们已经证明可重写晶体管可用于构建芯片中的所有基本逻辑电路。最近发表的研究报告展示了一种反相器、NAND/NOR 和 XOR/XNOR 门，它们能够在运行时动态切换工作模式。静电掺杂所需的额外栅极需要占用空间，这意味着 RFET 并不像标准 CMOS 晶体管那么小。新的可编程晶体管不可能很快取代固定晶体管，但它们可以共存，并为某些灵活性至关重要的计算应用提供动力。研究人员解释说，RFET 的可重构特性可以减少逻辑电路所需的晶体管总数。更少的晶体管意味着制造芯片所需的空间更小，功耗也会降低。通过切换单个晶体管或整个电路的极性，单个电路可以提供多种功能。 ... PC版： 手机版：

三星电子今日宣布，其已开始用 3nm 工艺节点来制造 GAA 环栅晶体管芯片。可知与 5nm 工艺相比，优化后的 3nm 工艺可

三星电子今日宣布，其已开始用 3nm 工艺节点来制造 GAA 环栅晶体管芯片。可知与 5nm 工艺相比，优化后的 3nm 工艺可在收缩 16% 面积的同时，降低 45% 的功耗并提升 23% 的性能。 #抽屉IT

20 核心 CPU，64 核心 GPU 的 4-tile 版本 M1 系列即将到来，冲击千亿晶体管大关，800GB/s 显存带宽

20 核心 CPU，64 核心 GPU 的 4-tile 版本 M1 系列即将到来，冲击千亿晶体管大关，800GB/s 显存带宽。 TSMC 5nm 的巨型芯片。 Mac Studio & Studio Display，这才是 Peak Performance。