台积电确认苹果 M1 Ultra 采用 InFO-LSI 封装，将两片 M1 Max 连接到一起

台积电确认苹果 M1 Ultra 采用 InFO-LSI 封装，将两片 M1 Max 连接到一起 台积电现已证实，苹果 M1 Ultra 芯片其实并未采用传统的 CoWoS-S 2.5D 封装生产，而是使用了本地的芯片互连 (LSI) 的集成 InFO 扇出型晶圆级封装（Integrated Fan-out）芯片。 具体而言，InFO-LSI 技术需要将一个本地 LSI (silicon interconnection) 与一个重分布层 RDL (redistribution layer) 相关联。与 CoWoS-S 相比，InFO-LSI 的主要优势在于其较低的成本。 CoWos-S 需要用到大量完全由硅制成的大型中介层，因此成本非常昂贵。

台积电希望使用更大的封装作为其系统级"SoW"技术的一部分

台积电希望使用更大的封装作为其系统级"SoW"技术的一部分 在深入了解台积电披露的信息之前，我们先来谈谈内插器芯片。想象一下你手中的芯片，假设它是一个功能强大的芯片，如果您渴望从单个芯片中获得更多的功能，那么业界不会走创新路线，而是会将多个芯片相互连接，以实现功率的累积。为此，带内插器的微电子电路封装技术就派上了用场。在人工智能和高性能计算时代，计算能力变得比以往任何时候都更有必要，芯片封装在推动行业发展方面发挥了至关重要的作用，而且看起来它还将继续发挥作用。在台积电的技术研讨会上，该公司展示了其 A16 工艺，并透露了许多其他细节。目前，传统的 CoWoS 封装允许市场将台积电的微粒极限提高 3.3 倍。这里的微粒限制是指应用于标准微粒尺寸限制的乘数，以确定有效可用面积；简单地说，乘数越大，效果越好。更有趣的是，台积电透露，其即将推出的 CoWoS-L 封装将于 2026 年亮相，计划采用 5.5 倍于台积电光罩极限的封装，这意味着它将采用 12 个 HBM 内存堆栈，同时采用更大的基板（100×100 毫米）。凭借这一创新，这家台湾巨头计划将芯片的计算性能提高到上一代产品的 3.5 倍，而这仅仅是个开始，因为该公司对未来还有更大的计划。到 2027 年，台积电计划推出 8 倍微粒极限的 CoWoS，支持更大的 120mm x 120mm 基板，集成四种不同的 SoIC，为后续市场奠定新的基调。此外，台积电还提到了专门的 SoW 封装标准，据说该标准将拥有 40 倍的微粒极限和 60 个 HBM 堆栈，并明确针对未来的数据中心集群。芯片封装技术的进步表明，工艺缩减并不是决定未来计算能力的唯一因素。现代发展已经向我们表明，CoWoS 将在塑造人工智能和高性能计算产业的未来中发挥至关重要的作用。 ... PC版： 手机版：

台积电涉足硅光子技术 制定12.8Tbps COUPE封装互连路线图

台积电涉足硅光子技术 制定12.8Tbps COUPE封装互连路线图 台积公司的紧凑型通用光子引擎（COUPE）采用该公司的 SoIC-X 封装技术，将电子集成电路堆叠在光子集成电路（EIC-on-PIC）上。该代工厂表示，使用其 SoIC-X 技术可实现芯片到芯片接口的最低阻抗，从而实现最高能效。EIC 本身采用 65nm 级工艺技术生产。台积电的第一代三维光学引擎（或 COUPE）将集成到 OSFP 可插拔设备中，运行速度可达 1.6 Tbps。这一传输速率远远超过了目前的铜以太网标准（最高可达 800 Gbps），凸显了光互连在重型网络计算集群中的直接带宽优势，更不用说预期的节能效果了。展望未来，第二代 COUPE 的设计目的是集成到 CoWoS 封装中，作为与交换机共同封装的光学器件，从而使光互连达到主板级。与第一代 COUPE 相比，第二代 COUPE 支持高达 6.40 Tbps 的数据传输速率，并减少了延迟。台积电的 COUPE 第三代产品在 CoWoS 互连器上运行的 COUPE 预计将进一步改进，将传输速率提高到 12.8 Tbps，同时使光连接更接近处理器本身。目前，CoWoS 上的 COUPE 还处于开发的摸索阶段，台积电还没有设定目标日期。与许多同行不同的是，台积电至今尚未涉足硅光子市场，而是将这一领域留给了 GlobalFoundries 等公司。但随着三维光学引擎战略的实施，该公司将进入这一重要市场，以弥补失去的时间。 ... PC版： 手机版：

传台积电先进封装SoIC再添大客户 苹果将采用

传台积电先进封装SoIC再添大客户 苹果将采用 根据台积电官方介绍，其3D封装（3D Fabric）平台包含三大部分：CoWoS、InFO以及TSMC-SoIC。目前，产能吃紧的是CoWoS，台积电除了扩充自身工厂外，也与第三方封测厂合作。至于台积电SoIC封装产能，早已定下长期发展计划，预计2026年产能将比2022年扩大20倍以上。台积电SoIC的重要应用包括AMD Instinct MI300系列芯片，不仅采用台积电5nm制程工艺，还采用台积电3D Fabric平台多种技术组合，如将5nm GPU小芯片与CPU等进行整合，采用CoWoS封装方式。虽然台积电此前一贯表示不评论单一客户消息，但业界消息称，苹果有意在下一代M系列芯片中导入台积电相关封装技术，甚至不排除移动端A系列处理器也将采用。 ... PC版： 手机版：

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了一些有关其将为 HBM4 制造的基础模具的新细节，这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司有望在 HBM4 制造工艺中占据有利地位，因为内存工厂目前还不具备经济地生产这种先进逻辑芯片的能力（如果它们能生产的话）。对于第一波 HBM4，台积电准备采用两种制造工艺：N12FFC+ 和 N5。虽然它们的目的相同将 HBM4E 内存与下一代 AI 和 HPC 处理器集成，但它们将以两种不同的方式连接用于 AI 和 HPC 应用的高性能处理器内存。台积电设计与技术平台高级总监表示："我们正与主要的 HBM 存储器合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。N12FFC+高性价比基础芯片可以达到HBM的性能，而N5基础芯片可以在HBM4速度下以更低的功耗提供更多的逻辑。"台积电采用 N12FFC+ 制造工艺（12 纳米 FinFet Compact Plus，正式属于 12 纳米级别的技术，但其根源来自台积电久经考验的 16 纳米 FinFET 生产节点）制造的基础芯片将用于在系统级芯片（SoC）旁边的硅中间件上安装 HBM4 存储器堆栈。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi(48 GB) 和 16-Hi 堆栈（64 GB），每堆栈带宽超过 2 TB/秒。高级总监说："我们还在为 HBM4 优化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超过八层，以实现HBM4的2000多个互连的路由，并具有[适当的]信号完整性"。N12FFC+ 上的 HBM4 基础芯片将有助于使用台积电的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可为内插件提供高达 8 倍网纹尺寸的空间，足以容纳多达 12 个 HBM4 存储器堆栈。根据台积电的数据，目前，HBM4 在电流为 14mA 时的数据传输速率可达 6 GT/s。台积电代表解释说："我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，对 HBM4 通道信号完整性、IR/EM 和热精度进行认证。"同时，作为更先进的替代方案，内存制造商还可以选择台积电的 N5 工艺来生产 HBM4 基础芯片。采用 N5 工艺的基础芯片将包含更多的逻辑，功耗更低，性能更高。但可以说最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，大约为 6 至 9 微米。这将使 N5 基本芯片与直接键合技术结合使用，从而使 HBM4 可以直接在逻辑芯片上进行三维堆叠。直接键合技术可实现更高的内存性能，这对于一直在渴求更多内存带宽的人工智能和高性能计算芯片来说将是一个巨大的推动。我们已经知道台积电和 SK Hynix 正合作开发 HBM4 基础芯片。台积电很可能也会为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为这家企业集团已经通过其三星代工部门拥有了自己的先进逻辑晶圆厂。 ... PC版： 手机版：

消息人士称台积电考虑在日本引进先进芯片封装产能

消息人士称台积电考虑在日本引进先进芯片封装产能 两位知情人士透露，台积电正考虑在日本建设先进封装产能，此举将为日本重启其半导体制造业务增添动力。他们补充说，审议工作还处于早期阶段，但由于信息尚未公开，因此拒绝透露姓名。其中一名知情人士透露，台积电正考虑将将其晶圆基片芯片 (CoWoS) 先进封装技术引入日本。知情人士称，由于目前仍处于早期商讨阶段，尚未就潜在投资规模或时间表做出决定。CoWoS 是一种高精度技术，涉及将芯片堆叠在一起，提高处理能力，同时节省空间并降低功耗。目前，台积电的 CoWoS 产能全部位于台湾。