英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点 （英文） 在IEDM 2023上，英特尔组件研究团队同样展示了其在技术创新上的持续投入，以在实现性能提升的同时，在硅上集成更多晶体管。研究人员确定了所需的关键研发领域，旨在通过高效堆叠晶体管继续实现微缩。结合背面供电和背面触点，这些技术将意味着晶体管架构技术的重大进步。随着背面供电技术的完善和新型2D通道材料的采用，英特尔正致力于继续推进摩尔定律，在2030年前实现在单个封装内集成一万亿个晶体管。 什么 #flag

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出 *台积电公布的芯片密度反映了由 50% 逻辑、30% SRAM 和 20% 模拟组成的"混合"芯片密度。**面积相同。***速度相同。生产节点包括 N3X（3 纳米级，注重极高性能）和 N2（2 纳米级）。台积电表示，与 N3P 相比，N3X 芯片通过将 Vdd 从 1.0V 降至 0.9V，可在相同频率下将功耗降低 7%，在相同面积下将性能提高 5%，或在相同频率下将晶体管密度提高约 10%。同时，与前代产品相比，N3X 的主要优势在于其 1.2V 的最高电压，这对于桌面或数据中心 GPU 等超高性能应用非常重要。台积电的 N2 将是台积电首个使用全栅极（GAA）纳米片晶体管的生产节点，这将显著提高其性能、功耗和面积（PPA）特性。与 N3E 相比，在 N3 上生产的半导体可将功耗降低 25% - 30%（在晶体管数量和频率相同的情况下），将性能提高 10% - 15%（在晶体管数量和功耗相同的情况下），并将晶体管密度提高 15%（在速度和功耗相同的情况下）。就功耗和晶体管密度而言，N2 肯定是台积电无可争议的冠军，但就性能而言，特别是在高电压下，N3X 有可能向其发起挑战。对于许多客户来说，N3X 还将因使用成熟的 FinFET 晶体管而受益，因此在 2025 年下半年，N2 不会自动成为台积电最好的节点。2026: N2P 和 A16下一年，台积电将再次推出两个节点，分别针对大致相同的智能手机和高性能计算应用：N2P（性能增强型 2 纳米级）和 A16（具有背面功率传输功能的 1.6 纳米级）。与最初的 N2 相比，N2P 的功耗有望降低 5%-10%（速度和晶体管数量相同），性能提升 5%-10%（功耗和晶体管数量相同）。同时，与 N2P 相比，A16 的功耗最多可降低 20%（速度和晶体管数相同），性能最多可提高 10%（功耗和晶体管数相同），晶体管密度最多可提高 10%。考虑到 A16 具有增强的背面功率传输网络，它很可能成为注重性能的芯片设计人员的首选节点。当然，由于背面功率传输需要额外的工艺步骤，因此使用 A16 的成本会更高。 ... PC版： 手机版：

台积电3纳米N3P节点计划于2024年底推出

台积电3纳米N3P节点计划于2024年底推出 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 在成功推出当前一代 N3E 工艺的基础上，N3P 节点代表着一种光学收缩，有望提高性能效率和晶体管密度。虽然 N3E 已经进入量产阶段，台积电宣称其良率与其成熟的 5 纳米技术相当，"表现非常好"，但即将推出的 N3P 则为芯片设计人员提供了一个新的起点。据台积电高层称，N3P 工艺现已完成鉴定，其良品率性能紧跟其衍生的 N3E 节点。作为一种光学收缩工艺，它在 IP 模块、设计规则、EDA 工具和方法方面与 N3E 保持兼容，从而使制造商的过渡更为顺畅。但是，N3P 的关键优势在于其带来的增强规格。与 N3E 相比，芯片设计人员可以期待在相同功耗下性能提升约 4%，或在匹配时钟下功耗降低约 9%。对于由逻辑、SRAM 和模拟元件组成的典型芯片设计，晶体管密度也提高了 4%。最初的 N3（或 N3B）节点的客户群相对较小，主要集中在苹果公司最新的 M 系列芯片上，而 N3E 将在台积电的半导体客户名单中得到广泛采用。随着摩尔定律的放缓，微型化变得越来越具有挑战性，像 N3P 这样无需依赖进一步扩展就能提高晶体管性能的制造创新可能会被证明是至关重要的。最近，一位行业官员甚至预测，3 纳米工艺将在很长一段时间内持续存在。去年年底，有报道称三星和台积电可能存在良率问题。有消息称，两家公司的良品率都难以超过 60%，低于吸引供应商的可行水平。三星宣称的 60% 良率据称不包括 SRAM 组件，而台积电则在消费者投诉 iPhone 15 Pro过热后面临工艺优化落后于计划的传闻，现在这些问题似乎已成为过去，至少在台积电方面是如此。 ... PC版： 手机版：

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，

英特尔Arc Xe2 "Battlemage"独立GPU采用台积电4纳米工艺制造

英特尔Arc Xe2 "Battlemage"独立GPU采用台积电4纳米工艺制造 与 N6 相比，台积电 N4 节点在晶体管密度、性能和能效方面都有显著提高，这使得英特尔最大的 "Battlemage "变体的 Xe 内核数量几乎翻了一番。再加上更高的 IPC、时钟速度和其他特性，"Battlemage "预计能与当今的 AMD RDNA 3 和NVIDIA Ada 游戏 GPU 相抗衡。有趣的是，台积电 N4 并不是 Xe2 "Battlemage "最先进的代工节点。英特尔酷睿200V "Lunar Lake"处理器的iGPU是其计算芯片的一部分，英特尔正在更先进的台积电N3（3纳米）节点上构建该芯片。 ... PC版： 手机版：

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3n

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3nm 节点采用GAA晶体管架构。三星甚至领先于台积电，将 3nm 工艺技术转向量产，但尚未吸引主要芯片供应商的订单。 #抽屉IT