1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸

1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸     研究机构TechInsights报告显示，台积电2023年总销售额达到692.76亿美元，成为全球半导体产业冠军。摩根大通（小摩）、摩根士丹利等金融服务机构均对台积电的后续发展给出乐观预测，小摩在最新报告中认为，台积电在技术创新和先进封装领域的领先地位，以及在AI时代的关键作用，通过一系列技术突破，有望在未来几年继续保持在半导体产业的领先地位。以下为台积电在2024北美论坛公布的六大半导体技术：A16 1.6nm制程技术台积电A16制程节点是其首个整合纳米片晶体管（nanosheet）以及背面供电技术“Super Power Rail”的节点，特别适合高性能计算（HPC）及人工智能（AI）应用，是台积电N2P制程的迭代。根据台积电此前公布的路线图，N2、N2P 2nm节点定于2025年量产，A16预计将于2026年下半年量产。与2nm N2P节点相比，A16提高了晶体管密度和能效，在相同Vdd（正电源电压）下可实现8~10%的速度提升；在相同速度下，功耗可以降低15~20%。该技术可以帮助数据中心计算芯片实现1.07~1.10倍的芯片密度。台积电在北美峰会同时宣布A14工艺节点，预计将采用第二代纳米片晶体管以及更先进的背面供电网络，有望在2027~2028年开始生产，预计不会采用High NA EUV光刻机。根据路线图，台积电1nm制程A10已在规划中。消息人士于2024年1月透露，台积电将更先进制程的1nm晶圆厂规划在嘉义科学园区，已派人前往目标地块勘测。这一选址离嘉义高铁站车程仅七分钟，往北串起台积电中科、竹科厂，往南串连南科厂及高雄厂，便于工程师通勤交流。NanoFlex创新纳米片晶体管台积电即将推出的N2制程工艺将采用NanoFlex创新纳米片晶体管技术，这是该公司在设计与技术协同优化方面的又一突破。NanoFlex为N2制程标准单元提供设计灵活性，其中短小晶体管单元可实现更小的面积和更高能效，而高单元则最大限度提高性能。客户能够在同一设计内优化小单元和大单元的组合，调整设计，以达到最佳功耗、性能和面积平衡。N4C制程技术台积电宣布推出N4C技术，是N4P的迭代，可降低8.5%的芯片成本，计划于2025年量产。该技术提供具有高效面积利用率的基础IP和设计规则，与广泛应用的N4P兼容，缩小芯片尺寸并提高良率，为客户提供高性价比选择。CoWoS、SoIC和系统级晶圆（TSMC-SoW）台积电表示，CoWoS先进封装已成为AI芯片的关键技术，被广泛采用，允许客户将更多的处理器内核与HBM高带宽存储堆叠封装在一起。与此同时，集成芯片系统（SoIC）已成为三维芯片堆叠的领先解决方案，客户正越来越多地将CoWoS与SoIC及其他组件搭配使用，以实现最终的系统级封装（SiP）集成。台积电宣布推出CoW-SoW封装技术（TSMC-SoW），基于台积电于2020年推出的InFO-SoW晶圆上系统集成技术迭代而成。通过晶圆级系统集成封装技术（SoW），可以在单片12英寸晶圆上制造大型芯片阵列，提供更强算力的同时，减少空间占用，并将每瓦性能提升多个数量级。此前特斯拉的Dojo D1超级芯片，就利用台积电的此类工艺实现，利用单片晶圆实现强大算力。据悉，特斯拉自研的Dojo D1超级芯片采用台积电7nm制程，并结合InFO-SoW先进封装、垂直供电结构制造而成，用于训练自动驾驶汽车AI大模型。参数方面，每个模组包含5×5总计25颗芯片，每个单芯片包含高达354个核心，因此片上SRAM换从总计达11GB，算力9050TFLOPS。台积电表示，首款SoW产品基于集成扇出型封装（InFO）技术的纯逻辑晶圆已投入生产。利用CoWoS技术的CoW-SoW晶圆预计将于2027年问世，届时将可以集成SoIC、HBM和其他组件，创建强大的单晶圆级系统，其计算能力可以与整个机架甚至整个服务器相媲美。这类芯片将拥有巨大的面积，可以集成四个SoIC芯片+12个HBM存储芯片以及额外的I/O芯片，功率可达数千瓦。硅光子集成COUPE台积电正在开发紧凑型通用光子引擎（COUPE）技术，以支持人工智能热潮带来的数据传输爆发式增长。COUPE采用SoIC-X芯片堆叠技术，在硅光子芯片堆叠电子芯片，并保证两片芯片之间最低的传输阻抗，能效比传统堆叠方式更高。台积电计划在2025年将COUPE技术用于小尺寸插拔式设备，速度可达1.6Tbps，相比当前最先进的800G以太网成倍提升。2026年，台积电将其整合入CoWoS封装中，作为共同封装光学器件（CPO）直接将光学连接引入封装中，这样可以实现高达6.4Tbps的速度。第三个迭代版本有望进一步改进，速度翻倍至12.8Tbps。汽车芯片先进封装继2023年推出N3AE“Auto Early”制程后，台积电将继续通过整合先进芯片和先进封装，满足汽车客户对更高算力的需求，以及车规级认证的要求。台积电正在为高级辅助驾驶系统（ADAS）、车辆控制和车载中央计算机等应用开发InFO-oS和CoWoS-R解决方案，目标是在2025年第四季度之前获得AEC-Q100 2级认证。日前台积电法说会之后，大摩预计台积电Q2营收将环比增长5%~7%，并给出860元新台币的目标股价预测。小摩预测台积电今年毛利率维持在52%~54%区间，预计今年年底3nm产能将达到10万片规模，明年将增加到15万片，并给出900元新台币的目标股价。小摩同时预计，台积电在未来3~4年内，在AI芯片的市场占有率仍将维持在90%以上，到2027年AI相关收入占比将升至总营收的25%。台积电法说会、多场技术论坛过后，给市场释出稳健信号，包括花旗银行、美银证券、瑞银在内的金融机构，均对台积电给出全年营收增长的预测。在人工智能市场需求持续增长的带动下，以及美日芯片工厂新产能的释放，预计台积电未来几年将持续领衔全球半导体产业，并凭借技术实力保持AI芯片领域的龙头地位。 ... PC版： 手机版：

一文看懂台积电的前沿新技术

一文看懂台积电的前沿新技术 本文依序介绍：先进制程相关技术：N3 家族／N2 制程／NanoFlex／A16／超级电轨／CFET先进封装相关技术：SoW / 3DFabric / SoIC (&Hybrid bonding) / CoWoS/InFo特殊制程相关技术：硅光子先进制程1、N3 家族N3E 去年第四季进入量产，至于今年下半年准备量产的N3P，良率表现接近N3E，目前已经客户产品设计定案（tape-out）。台积电指出，由于N3P 在效能、功耗、面积（PPA）表现更优异，大多数3 纳米产品都将采用N3P 制程技术，未来可看到更多高阶产品进入3 纳米时代。产能部分，受惠HPC、手机需求，台积电今年3 纳米产能比去年增加三倍多，其实还不够，还在努力满足客户需求。2、N2 制程N2 制程采用纳米片（Nanosheet）晶体管，提供更优异能源效率。目前2 纳米技术进展顺利，纳米芯片转换表现达到目标90%、转换成良率也超过80%，预计2025 年量产。未来会有更多N2 家族出现，包括N2P、N2X 等应用。3、NanoFlex台积电N2 技术将搭配NanoFlex，在设计技术协同优化有新的突破。NanoFlex 为芯片设计人员提供灵活的2纳米标准元件，这是芯片设计的基本构建模组，高度较低的元件能节省面积，并拥有更高功耗效率；高度较高的元件则将效能最大化。过去设计很难把不同高度的元件整合在一起，而台积电最新技术能帮助客户在相同的设计区块中优化高低元件组合，可提升15%的速度，进而在应用的功耗、效能及面积（ PPA）之间取得最佳平衡。4、A16A16 技术将使用下一代纳米片技术结合超级电轨（Super Power Rail）架构，预计2026 年下半年量产。这次会采用不同布线，台积电认为这是高效能运算（HPC）产品的最佳解决方案。相较于N2P 制程，使用超级电轨的A16 在相同Vdd（工作电压）下，运算速度增加8~10%，在相同速度下，功耗降低15~20%，芯片密度提升高达1.10X。5、超级电轨随着芯片堆叠层数越来越多，供电逐渐成为问题，因为需要穿越10 到20 层堆叠才能为下方的晶体管提供电力和数据讯号，且互连线和电源线共存的线路层架构也逐渐混乱，加上传统制程涉及打洞，会消耗掉晶体管面积，因此背面供电技术变得越来越重要。台积电的“超级电轨”将供电网路移到晶圆背面，使晶圆正面释放更多讯号网路的布局空间，提升逻辑密度和效能，另改善功率传输，大幅减少IR 压降。台积电也表示，这项技术是业界首创，保留栅极密度与元件宽度的弹性。6、CFET晶体管架构从平面式（planer）发展到FinFET，再转至纳米片架构，下一个制程之一是“互补式场效晶体管”（CFET），即将nFET 和pFET 垂直堆叠。这项技术将硅（Si）和锗（Ge）等不同材料从上下方堆叠，使p 型和n 型的场效晶体管更靠近。透过这种叠加方式，CFET 消除n to p 分开的瓶颈，将运作单元活动区域（cell active area）面积减少2 倍。台积电指出这项技术可大幅改善零组件电流，使CFET 密度提升1.5~2 倍。目前台积电已成功验证在晶圆上，可把nFET 和pFET 放在晶体管上。张晓强过去也在ISSCC 2024 分享台积电实验室成功做出的CFET 架构，当时他表示“这是在实验室做出来真正的整合元件，可以看到曲线多么漂亮（下图左），这在推动晶体管架构的创新上是一大里程碑”。先进封装1、SoW（系统级整合技术）SoW 采用台积电InFO 和CoWoS 封装技术，用整个晶圆将逻辑裸晶（Logic Die）和HBM 记忆体整合起来。台积电希望不只是Chip Level，希望透过System level 使性能、速度等面向都有所提升。目前采用InFO 技术的系统级晶圆已经量产，计画开发并推出采CoWoS 技术的系统级晶圆，整合SoC 或SoIC、HBM 及其他元件，预计2027 年量产。目标用于AI、HPC 领域，扩充下一代数据中心所需的运算能力。2、3DFabric台积电3DFabric 技术家族包含SoIC、CoWoS、InFO 三大平台，包括2D 和3D 前端和后端互连技术。3、SoICSoIC 平台用于3D 硅芯片堆叠，并提供SoIC-P（Bumped）和SoIC-X（Bumpless） 两种堆叠方案。SoIC-P 是微凸块堆叠解决方案，适用行动应用等讲求成本效益的应用。另一个SoIC-X 解决方式采Hybrid Bonding（混合键合），适合HPC、AI 领域，此解决方案好处是接点间距（Pitch）可做到几微米（µm），增加两个芯片间的互连接口（interconnect interface），使互联密度达到新的层级。张晓强指出，台积电目前Hybrid Bonding 的键合间距（Bond pitch）密度目前可做到6 微米，未来可到2~3 微米；同时推进微凸块（Micron Bump）技术，目前在30 几个微米，未来目标是降到十几个微米。台积电透露，目前看到客户对于SoIC-X 技术需求逐渐增加，预计到2026 年底将会有30 个客户设计定案。4、CoWoS / InFOCoWoS 包括CoWoS-S、CoWoS-L 和CoWoS-R，主要是根据中介层材质不同，成本也不同。CoWoS-S 中介层是采用硅（Sillicon），CoWoS-L 使用LSI（本地硅互连），CoWoS-R 中介层使用RDL 布线来连接小芯片。根据产品需求，SoIC 芯片可与CoWoS 或InFO 整合。目前第一个采用SoIC-X 和CoWoS 技术的就是AMD 的MI300A / MI300 X。台积电和NVIDIA 合作推出的Blackwell AI 加速器，采用CoWoS-L 技术，为2 个采用5 纳米制程的SoC 和8 个HBM 堆叠整合在一个模组。此外，台积电CoWoS 技术可将先进的SoC / SoIC 与HBM 进行整合，满足市面上AI 芯片的严苛要求。台积目前SoIC 已透过CoWoS-S 量产出货，并计画开发一种8 倍光罩尺寸的SoIC 芯片（采A16 制程）和12 个高频宽记忆体堆叠的CoWoS 解决方案（下图的中下方） ，预计2027 年开始量产。硅光子张晓强指出，硅光子主要有两个部分，其一为光子部分，如光波导等，不需要非常高的制程，65 纳米制程即可；另一个是电的部分，电光要进行转换，电必须越来越快，因此需要7 纳米、甚至5 纳米先进制程加入。硅光子布局，台积电正在研发COUPE（紧凑型通用光子引擎），将电子裸晶（EIC）透过SoIC-X 的3D堆叠技术，堆叠在光子裸晶（PIC）上，使功耗带来巨大改进，叠起来后面积也会缩小。相较传统堆叠，这种方式能使裸晶对裸晶介面有最低电阻及更高能源效率。值得注意的是，透过SoIC-X 的铜对铜（Cu-Cu）Hybrid Bonding，可实现超高速RF 射频讯号。张晓强解释，之后COUPE（即光子引擎）会再与运算芯片（Compute Die）整合起来，也需要很多缆线进来接上，因此3D 堆叠技术相当重要。台积电计画2025 年完成小型插拔式连接器的COUPE 验证，于2026 年整合到共同封装光学元件（CPO）的CoWoS 封装基板，使EIC/PIC/交换器在封装层高度整合，这有助于降低2 倍功耗、延迟降低10倍。此外，台积电也打算将COUPE 整合进CoWoS 中介层中，进而将功耗再降低5 倍、延迟再降低2 倍。目前COUPE 产品主要适用于HPC 领域或数据中心。 ... PC版： 手机版：

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了一些有关其将为 HBM4 制造的基础模具的新细节，这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司有望在 HBM4 制造工艺中占据有利地位，因为内存工厂目前还不具备经济地生产这种先进逻辑芯片的能力（如果它们能生产的话）。对于第一波 HBM4，台积电准备采用两种制造工艺：N12FFC+ 和 N5。虽然它们的目的相同将 HBM4E 内存与下一代 AI 和 HPC 处理器集成，但它们将以两种不同的方式连接用于 AI 和 HPC 应用的高性能处理器内存。台积电设计与技术平台高级总监表示："我们正与主要的 HBM 存储器合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。N12FFC+高性价比基础芯片可以达到HBM的性能，而N5基础芯片可以在HBM4速度下以更低的功耗提供更多的逻辑。"台积电采用 N12FFC+ 制造工艺（12 纳米 FinFet Compact Plus，正式属于 12 纳米级别的技术，但其根源来自台积电久经考验的 16 纳米 FinFET 生产节点）制造的基础芯片将用于在系统级芯片（SoC）旁边的硅中间件上安装 HBM4 存储器堆栈。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi(48 GB) 和 16-Hi 堆栈（64 GB），每堆栈带宽超过 2 TB/秒。高级总监说："我们还在为 HBM4 优化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超过八层，以实现HBM4的2000多个互连的路由，并具有[适当的]信号完整性"。N12FFC+ 上的 HBM4 基础芯片将有助于使用台积电的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可为内插件提供高达 8 倍网纹尺寸的空间，足以容纳多达 12 个 HBM4 存储器堆栈。根据台积电的数据，目前，HBM4 在电流为 14mA 时的数据传输速率可达 6 GT/s。台积电代表解释说："我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，对 HBM4 通道信号完整性、IR/EM 和热精度进行认证。"同时，作为更先进的替代方案，内存制造商还可以选择台积电的 N5 工艺来生产 HBM4 基础芯片。采用 N5 工艺的基础芯片将包含更多的逻辑，功耗更低，性能更高。但可以说最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，大约为 6 至 9 微米。这将使 N5 基本芯片与直接键合技术结合使用，从而使 HBM4 可以直接在逻辑芯片上进行三维堆叠。直接键合技术可实现更高的内存性能，这对于一直在渴求更多内存带宽的人工智能和高性能计算芯片来说将是一个巨大的推动。我们已经知道台积电和 SK Hynix 正合作开发 HBM4 基础芯片。台积电很可能也会为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为这家企业集团已经通过其三星代工部门拥有了自己的先进逻辑晶圆厂。 ... PC版： 手机版：

传台积电A16 1.6nm制程不会采用High-NA EUV光刻机

传台积电A16 1.6nm制程不会采用High-NA EUV光刻机 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 据台湾业界消息，台积电并没有为A16制程准备High-NA（高数值孔径）EUV光刻机，而是准备采用现有EUV光刻机生产。相比之下，英特尔、三星都将在这一节点使用最新的High-NA EUV光刻机。关于背面供电技术，英特尔原本计划在20A（2nm）制程导入，称其为“Power Via”，但后来决定推迟至14A制程采用。三星同样开发了类似的背面供电技术BSPDN，根据早些时候消息，三星代工部门首席技术官Jung Ki-tae曾宣布将于2027年将背面供电技术用于1.4nm制程。目前英特尔已经收到了ASML首台High-NA EUV光刻机，并完成组装。业界认为，台积电选择在这时推出A16制程，给英特尔与三星带来了竞争压力。虽然英特尔在High-NA EUV设备上抢先一步，但能否赶上台积电的商业化进度还有待观察。台积电决定在A16制程沿用常规EUV光刻机，也展现了其技术实力，可以在不采用最新设备的情况下，将现有EUV设备的分辨率推进到1.3nm以下。事实上，去年台积电就成功通过调整光刻胶材料、光掩模制程等方式，在提升先进制程的临界尺寸与图形精度的同时，还降低了缺陷密度。台湾分析师表示，台积电、英特尔、三星之间的竞争将进一步刺激对EUV光刻机的需求，尤其是独家供应商ASML。考虑到High-NA EUV设备产能有限，如何在三大晶圆代工巨头之间分配，势必成为一大挑战。 ... PC版： 手机版：

消息人士称台积电考虑在日本引进先进芯片封装产能

消息人士称台积电考虑在日本引进先进芯片封装产能 两位知情人士透露，台积电正考虑在日本建设先进封装产能，此举将为日本重启其半导体制造业务增添动力。他们补充说，审议工作还处于早期阶段，但由于信息尚未公开，因此拒绝透露姓名。其中一名知情人士透露，台积电正考虑将将其晶圆基片芯片 (CoWoS) 先进封装技术引入日本。知情人士称，由于目前仍处于早期商讨阶段，尚未就潜在投资规模或时间表做出决定。CoWoS 是一种高精度技术，涉及将芯片堆叠在一起，提高处理能力，同时节省空间并降低功耗。目前，台积电的 CoWoS 产能全部位于台湾。

传闻天玑9400将采用台积电3nm工艺 性能提升巨大

传闻天玑9400将采用台积电3nm工艺 性能提升巨大 去年台积电的3nm生产线只有苹果一个客户，苹果的A17 Pro和整个M3系列芯片都是采用台积电的"N3B "工艺制造，该工艺也被视为第一代3nm技术。数码闲聊站在博文中提到，天玑9400移动平台将采用台积电第二代3nm工艺。对此wccftech则猜测这种工艺是台积电的"N3E"光刻工艺，据说这种工艺的晶圆产量比N3B高，价格也更合理，因此获得了高通和联发科的订单。此前我们也有报道过，联发科首席执行官蔡力行称，联发科正在与台积电深入合作新一代3nm芯片，目前项目正在推进当中，但他暂未透露过多技术细节。此外博文中还提到天玑9400移动平台将采用ARM最新公版的CPU和GPU架构，因此联发科这款旗舰SoC很大概率将搭载Cortex-X5核心。博文还提到，这款SoC的性能非常强，之前也有报道称它在架构上将与天玑9300移动平台一样，不配备能效核。网上甚至已有传闻称天玑9400移动平台的综合性能将强于第四代骁龙8移动平台，但鉴于骁龙今年将改用定制的Oryon内核，两款SoC的性能差异暂不能妄下定论。 ... PC版： 手机版：