【台积电放弃 N3 工艺？】按照台积电的规划， 3nm 节点内有四代制造工艺，逐代的性能、晶体管数和成熟度都有着提升。在放弃 N

【台积电放弃 N3 工艺？】按照台积电的规划， 3nm 节点内有四代制造工艺，逐代的性能、晶体管数和成熟度都有着提升。在放弃 N3，也就是第一代 3nm 工艺后，台积电也开始着手准备更具性价比和成熟度的 N3E 二代工艺。 #抽屉IT

苹果公司将获得台积电首批2纳米制程芯片

苹果公司将获得台积电首批2纳米制程芯片 节点尺寸的缩小相当于晶体管尺寸的缩小，因此相同体积的处理器上可以安装更多的晶体管，从而提高运算能力并带来更低的功耗。今年，苹果公司的 iPhone 和 Mac 采用了 3 纳米芯片。iPhone 15 Pro机型中的 A17Pro芯片和 Mac 中的 M3 系列芯片都是基于 3 纳米节点制造的，是之前 5 纳米节点的升级版。从 5 纳米技术跃升到 3 纳米技术，iPhone 的 GPU 速度显著提高了 20%，CPU 速度提高了 10%，神经引擎速度提高了 2 倍，Mac 也有类似的改进。台积电正在兴建两座新工厂，以满足 2 纳米芯片生产的需要，并正在审批第三座工厂。台积电通常在需要提高产能以处理大量芯片订单时才会建造新的工厂，台积电正在为 2 纳米技术进行大规模扩建。在向 2 纳米技术过渡的过程中，台积电将采用带有纳米片的 GAAFET（全栅场效应晶体管），而不是 FinFET，因此制造工艺将更加复杂。GAAFET 能以更小的晶体管尺寸和更低的工作电压实现更快的速度。台积电正花费数十亿美元进行改造，苹果公司也需要改变芯片设计以适应新技术。苹果是台积电的主要客户，通常也是最先获得台积电新芯片的客户。例如，苹果在 2023 年收购了台积电所有的 3 纳米芯片用于 iPhone、iPad 和 Mac。在 3 纳米和 2 纳米节点之间，台积电将推出几款新的 3 纳米改进产品。台积电已经推出了增强型 3 纳米工艺的 N3E 和 N3P 芯片，还有其他正在开发的芯片，如用于高性能计算的 N3X 和用于汽车应用的 N3AE。有传言称，台积电已经开始研发更先进的 1.4 纳米芯片，预计最快将于 2027 年面世。据说苹果公司希望台积电为其独家保留 1.4 纳米和 1 纳米技术的初始制造能力。 ... PC版： 手机版：

苹果A19/Pro芯片将采用台积电最新N3P工艺

苹果A19/Pro芯片将采用台积电最新N3P工艺 海通国际证券分析师 Jeff Pu 报告显示，苹果下一代 iPhone 17/Air 中搭载的 A19 芯片以及 iPhone 17 Pro/Max 的搭载的 A19 Pro 芯片都将基于台积电最新的第三代3纳米工艺“N3P”制造。“N3P”相比于“N3E”工艺实现了进一步微缩，这意味着使用一代芯片将具有更高的晶体管密度。这意味着明年的 iPhone 17 机型的性能和能效应该会比 iPhone 16 机型略有提升。此前有报道显示，台积电将于2024年下半年开始量产采用 N3P 工艺的芯片。2026年，预计苹果将在 iPhone 18 型号中采用台积电首个2纳米工艺的 A20 芯片。 MacRumors-电报频道- #娟姐新闻:@juanjienews

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了有关将为 HBM4 制造的基础芯片的一些新细节，该芯片将使用逻辑工艺构建。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司预计在 HBM4 制造工艺中占据有利地位，因为内存工厂目前没有能力经济地生产如此先进的逻辑芯片如果他们能够生产的话他们根本。对于第一波 HBM4，台积电准备使用两种制造工艺：N12FFC+ 和 N5。虽然它们服务于相同的目的将 HBM4E 内存与下一代 AI 和 HPC 处理器集成但它们将以两种不同的方式用于连接 AI 和 HPC 应用程序的高性能处理器的内存。台积电设计与技术平台高级总监表示：“我们正在与主要 HBM 内存合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。” “N12FFC+ 具有成本效益的基础芯片可以达到 HBM 的性能，而 N5 基础芯片可以在 HBM4 速度下以低得多的功耗提供更多逻辑。”台积电采用 N12FFC+ 制造工艺（12nm FinFet Compact Plus，正式属于 12nm 级技术，但其根源于台积电经过充分验证的 16nm FinFET 生产节点）制造的基础芯片将用于在硅片上安装 HBM4 内存堆栈片上系统 (SoC) 旁边的中介层。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi (48 GB) 和 16-Hi 堆栈 (64 GB)，每堆栈带宽超过 2 TB/秒。“我们还在针对 HBM4 优化 CoWoS-L 和 CoWoS-R，”台积电高级总监说道。“CoWoS-L 和 CoWoS-R 都[使用]超过八层，以实现 HBM4 的路由超过 2,000 个互连，并具有[适当的]信号完整性。”N12FFC+ 上的 HBM4 基础芯片将有助于使用 TSMC 的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可提供高达 8 倍标线尺寸的中介层 足够的空间容纳多达 12 个 HBM4 内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下实现6GT/s的数据传输速率。“我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，验证 HBM4 通道信号完整性、IR/EM 和热精度，”台积电代表解释道。同时，作为一种更先进的替代方案，内存制造商还可以选择采用台积电的 N5 工艺来生产 HBM4 基础芯片。N5 构建的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的性能。但可以说，最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，约为 6 至 9 微米。这将允许 N5 基础芯片与直接键合结合使用，从而使 HBM4 能够在逻辑芯片顶部进行 3D 堆叠。直接键合可以实现更高的内存性能，这对于总是寻求更多内存带宽的 AI 和 HPC 芯片来说预计将是一个巨大的提升。我们已经知道 台积电和 SK 海力士在 HBM4 基础芯片上进行合作。台积电也可能为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为该集团已经通过其三星代工部门拥有自己的先进逻辑工厂。台积电特殊工艺产能扩产50%随着德国和日本的新工厂全部建成，以及中国产能的扩张，台积电计划到 2027 年将其特种技术产能扩大 50%。该公司在欧洲技术研讨会上透露本周，台积电预计不仅需要转换现有产能以满足特殊工艺的需求，甚至还需要为此目的建造新的（绿地）晶圆厂空间。这一需求的主要驱动力之一将是台积电的下一个专用节点：N4e，一个 4 纳米级超低功耗生产节点。“过去，我们总是对即将建成的晶圆厂进行审查阶段，但在台积电很长一段时间以来，我们第一次开始建设绿地晶圆厂，以满足未来的专业技术要求，”台积电业务发展和海外运营办公室高级副总裁Kevin Zhang博士出席活动时候说。“在未来四到五年内，我们的专业产能实际上将增长 1.5 倍。通过这样做，我们实际上扩大了制造网络的覆盖范围，以提高整个晶圆厂供应链的弹性。”除了 N5 和 N3E 等著名的主要逻辑节点之外，台积电还为功率半导体、混合模拟 I/O 和超低功耗应用（例如物联网）等应用提供一套专用节点。这些通常基于该公司的落后制造工艺，但无论底层技术如何，这些节点的容量需求都随着台积电主要逻辑节点的需求而增长。所有这些都要求台积电重新评估他们如何规划其专业节点的容量。台积电近年来的扩张战略追求几个目标。其中之一是在台湾以外建立新的晶圆厂；另一个是普遍扩大产能，以满足未来对所有类型工艺技术的需求这就是该公司正在建设专业节点产能的原因。目前，台积电最先进的专用节点是N6e，是N7/N6的变体，支持0.4V至0.9V之间的工作电压。对于 N4e，台积电正在考虑低于 0.4V 的电压。尽管目前台积电并未透露太多计划节点的技术细节；考虑到该公司在这里的历史，我们预计一旦新流程准备就绪，他们明年将有更多的话题可以讨论。 ... PC版： 手机版：

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出 *台积电公布的芯片密度反映了由 50% 逻辑、30% SRAM 和 20% 模拟组成的"混合"芯片密度。**面积相同。***速度相同。生产节点包括 N3X（3 纳米级，注重极高性能）和 N2（2 纳米级）。台积电表示，与 N3P 相比，N3X 芯片通过将 Vdd 从 1.0V 降至 0.9V，可在相同频率下将功耗降低 7%，在相同面积下将性能提高 5%，或在相同频率下将晶体管密度提高约 10%。同时，与前代产品相比，N3X 的主要优势在于其 1.2V 的最高电压，这对于桌面或数据中心 GPU 等超高性能应用非常重要。台积电的 N2 将是台积电首个使用全栅极（GAA）纳米片晶体管的生产节点，这将显著提高其性能、功耗和面积（PPA）特性。与 N3E 相比，在 N3 上生产的半导体可将功耗降低 25% - 30%（在晶体管数量和频率相同的情况下），将性能提高 10% - 15%（在晶体管数量和功耗相同的情况下），并将晶体管密度提高 15%（在速度和功耗相同的情况下）。就功耗和晶体管密度而言，N2 肯定是台积电无可争议的冠军，但就性能而言，特别是在高电压下，N3X 有可能向其发起挑战。对于许多客户来说，N3X 还将因使用成熟的 FinFET 晶体管而受益，因此在 2025 年下半年，N2 不会自动成为台积电最好的节点。2026: N2P 和 A16下一年，台积电将再次推出两个节点，分别针对大致相同的智能手机和高性能计算应用：N2P（性能增强型 2 纳米级）和 A16（具有背面功率传输功能的 1.6 纳米级）。与最初的 N2 相比，N2P 的功耗有望降低 5%-10%（速度和晶体管数量相同），性能提升 5%-10%（功耗和晶体管数量相同）。同时，与 N2P 相比，A16 的功耗最多可降低 20%（速度和晶体管数相同），性能最多可提高 10%（功耗和晶体管数相同），晶体管密度最多可提高 10%。考虑到 A16 具有增强的背面功率传输网络，它很可能成为注重性能的芯片设计人员的首选节点。当然，由于背面功率传输需要额外的工艺步骤，因此使用 A16 的成本会更高。 ... PC版： 手机版：

英特尔Arc Xe2 "Battlemage"独立GPU采用台积电4纳米工艺制造

英特尔Arc Xe2 "Battlemage"独立GPU采用台积电4纳米工艺制造 与 N6 相比，台积电 N4 节点在晶体管密度、性能和能效方面都有显著提高，这使得英特尔最大的 "Battlemage "变体的 Xe 内核数量几乎翻了一番。再加上更高的 IPC、时钟速度和其他特性，"Battlemage "预计能与当今的 AMD RDNA 3 和NVIDIA Ada 游戏 GPU 相抗衡。有趣的是，台积电 N4 并不是 Xe2 "Battlemage "最先进的代工节点。英特尔酷睿200V "Lunar Lake"处理器的iGPU是其计算芯片的一部分，英特尔正在更先进的台积电N3（3纳米）节点上构建该芯片。 ... PC版： 手机版：