台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了一些有关其将为 HBM4 制造的基础模具的新细节，这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司有望在 HBM4 制造工艺中占据有利地位，因为内存工厂目前还不具备经济地生产这种先进逻辑芯片的能力（如果它们能生产的话）。对于第一波 HBM4，台积电准备采用两种制造工艺：N12FFC+ 和 N5。虽然它们的目的相同将 HBM4E 内存与下一代 AI 和 HPC 处理器集成，但它们将以两种不同的方式连接用于 AI 和 HPC 应用的高性能处理器内存。台积电设计与技术平台高级总监表示："我们正与主要的 HBM 存储器合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。N12FFC+高性价比基础芯片可以达到HBM的性能，而N5基础芯片可以在HBM4速度下以更低的功耗提供更多的逻辑。"台积电采用 N12FFC+ 制造工艺（12 纳米 FinFet Compact Plus，正式属于 12 纳米级别的技术，但其根源来自台积电久经考验的 16 纳米 FinFET 生产节点）制造的基础芯片将用于在系统级芯片（SoC）旁边的硅中间件上安装 HBM4 存储器堆栈。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi(48 GB) 和 16-Hi 堆栈（64 GB），每堆栈带宽超过 2 TB/秒。高级总监说："我们还在为 HBM4 优化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超过八层，以实现HBM4的2000多个互连的路由，并具有[适当的]信号完整性"。N12FFC+ 上的 HBM4 基础芯片将有助于使用台积电的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可为内插件提供高达 8 倍网纹尺寸的空间，足以容纳多达 12 个 HBM4 存储器堆栈。根据台积电的数据，目前，HBM4 在电流为 14mA 时的数据传输速率可达 6 GT/s。台积电代表解释说："我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，对 HBM4 通道信号完整性、IR/EM 和热精度进行认证。"同时，作为更先进的替代方案，内存制造商还可以选择台积电的 N5 工艺来生产 HBM4 基础芯片。采用 N5 工艺的基础芯片将包含更多的逻辑，功耗更低，性能更高。但可以说最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，大约为 6 至 9 微米。这将使 N5 基本芯片与直接键合技术结合使用，从而使 HBM4 可以直接在逻辑芯片上进行三维堆叠。直接键合技术可实现更高的内存性能，这对于一直在渴求更多内存带宽的人工智能和高性能计算芯片来说将是一个巨大的推动。我们已经知道台积电和 SK Hynix 正合作开发 HBM4 基础芯片。台积电很可能也会为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为这家企业集团已经通过其三星代工部门拥有了自己的先进逻辑晶圆厂。 ... PC版： 手机版：

SK 海力士、台积电 宣布合作开发 HBM4 芯片，预期2026年投产

SK 海力士、台积电 宣布合作开发 HBM4 芯片，预期2026年投产 在此次合作前，所有的海力士HBM芯片都是基于公司自己的制程工艺，包括制造封装内最底层的基础裸片，然后将多层DRAM裸片堆叠在基础裸片上。 从HBM4产品开始，海力士准备用台积电的先进逻辑工艺来制造基础裸片。 另外，双方还计划合作优化 HBM 产品和台积电独有的 CoWoS 技术融合（2.5D封装）。

SK海力士、台积电宣布合作开发HBM4芯片 预期2026年投产

SK海力士、台积电宣布合作开发HBM4芯片 预期2026年投产 （来源：SK海力士）背景：什么是高带宽内存众所周知，高带宽内存是为了解决传统DDR内存的带宽不足以应对高性能计算需求而开发。通过堆叠内存芯片和通过硅通孔（TSV）连接这些芯片，从而显著提高内存带宽。SK海力士在2013年首次宣布HBM技术开发成功，后来被称为HBM1的芯片通过AMD的Radeon R9 Fury显卡首次登陆市场。后续，HBM家族又先后迎来HBM2、HBM2E、HBM3和HBM3E。SK海力士介绍称，HBM3E带来了10%的散热改进，同时数据处理能力也达到每秒1.18TB的水平。（HBM3E芯片成品，来源：SK海力士）技术的迭代也带来了参数的翻倍。举例而言，根据英伟达官方的规格参数表，H100产品主要搭载的是80GB的HBM3，而使用HBM3E的H200产品，内存容量则达到几乎翻倍的141GB。找台积电做些什么？在此次合作前，所有的海力士HBM芯片都是基于公司自己的制程工艺，包括制造封装内最底层的基础裸片，然后将多层DRAM裸片堆叠在基础裸片上。（HBM3E演示视频，来源：SK海力士）两家公司在公告中表示，从HBM4产品开始，准备用台积电的先进逻辑工艺来制造基础裸片。通过超细微工艺增加更多的功能，公司可以生产在性能、共享等方面更满足客户需求的定制化HBM产品。另外，双方还计划合作优化HBM产品和台积电独有的CoWoS技术融合（2.5D封装）。通过与台积电的合作，SK海力士计划于2026年开始大规模生产HBM4芯片。作为英伟达的主要供应商，海力士正在向AI龙头提供HBM3芯片，今年开始交付HBM3E芯片。对于台积电而言，AI服务器也是在消费电子疲软、汽车需求下降的当下，维持公司业绩的最强劲驱动因素。台积电预计2024财年的总资本支出大约在280-320亿美元之间，约有10%投资于先进封装能力。三巨头激战HBM市场根据公开市场能够找得到的信息，目前国际大厂里只有SK海力士、美光科技和三星电子有能力生产与H100这类AI计算系统搭配的HBM芯片。而眼下，这三家正隔着太平洋展开激烈的竞争。大概比SK海力士早大半个月，美光科技也在今年宣布开始量产HBM3E芯片。今年2月，正在加紧扩展HBM产能的三星也发布了业界容量最大的36GB HBM3E 12H芯片。英伟达上个月表示正在对三星的芯片进行资格认证，以用于AI服务器产品。研究机构Trendforce估算，2024年的HBM市场里，SK 海力士能够占到52.5%的份额，三星和美光则占42.4%和5.1%。另外，在动态随机存取存储器（DRAM）行业内，HBM的收入份额在2023年超过8%，预计在2024年能达到20%。对于SK海力士与台积电合作一事，普华永道高科技行业研究中心主任Allen Cheng认为是“明智的举措”。他表示：“台积电几乎拥有所有开发尖端AI芯片的关键客户，进一步加深伙伴关系，意味着海力士能吸引更多的客户使用该公司的HBM。” ... PC版： 手机版：

NVIDIA、SK hynix和台积电结成联盟 为下一代AI标准加速GPU和HBM4开发

NVIDIA、SK hynix和台积电结成联盟 为下一代AI标准加速GPU和HBM4开发 SEMICON 就像半导体行业的 CES，SK hynix 和台积电等大公司都会在这里宣布他们的未来计划。据报道，英伟达公司（NVIDIA）首席执行官黄仁勋、SK hynix 总裁金珠善以及多家顶级公司的高管都将出席此次盛会。预计这次会议的主要焦点是下一代 HBM，特别是革命性的 HBM4 内存，它将开启市场的新纪元。HBM4 内存的推出将对人工智能领域产生巨大的影响，因为各家公司现在都在朝着转换战略的方向发展。SK hynix 是首批实现"多功能 HBM"的公司之一。在现代的实施过程中，先进的内存半导体被紧密地连接到不同的芯片上，如 GPU 芯片，以提高计算效率，而为了将一切连接起来，业界采用了著名的 CoWoS 等封装技术。由于这并不是一条最佳路线，SK hynix 此前透露，他们计划将内存和逻辑半导体整合到一个封装中，这意味着不需要封装技术，而且单个裸片将更接近这种实现方式，事实证明它的性能效率会更高。为了实现这一目标，SK hynix 计划建立一个战略性的"三角联盟"，由台积电（TSMC）负责半导体，英伟达（NVIDIA）负责产品设计，最终产品可能具有革命性意义。虽然我们现在还不确定 SK hynix 计划如何实现 HBM4 内存，但考虑到台积电和英伟达（NVIDIA）现在都与这家韩国巨头合作，反映出他们确实已经想好了办法。即将举行的 SEMICON 在这方面非常重要，因为它将为未来采用该内存标准的人工智能加速器定下基调。除此以外，这一联盟还表明，相关公司已准备好利用市场，不给竞争对手任何潜在增长或暴露的空间。在 HBM4 量产时间表方面，业界预计该联盟的解决方案将于 2026 年投入生产，这正好赶上 英伟达下一代 Rubin 架构的到来并在市场上大显身手。 ... PC版： 手机版：

台积电在 2025 年首次亮相前向苹果展示下一代芯片技术

台积电在 2025 年首次亮相前向苹果展示下一代芯片技术 据英国《金融时报》报道，台积电已经向苹果公司展示了 2nm 芯片的原型，预计将于 2025 年推出。 据称，苹果与台积电密切合作共同致力于开发和应用 2nm 芯片技术。该技术将在晶体管密度、性能和效率方面超越当前的 3nm 芯片和相关节点。随着其下一代芯片技术开发进展顺利，台积电“N2” 2nm 原型芯片的测试结果已经向苹果和其他几家台积电重要客户展示。 苹果是第一个使用台积电 3nm 工艺的公司，该技术应用于 iPhone 15 Pro/Max 中的 A17 Pro 芯片。这家公司很可能会继续采用台积电的 N2 芯片。台积电 2nm 芯片的计划于 2025 年开始量产，不久后它们可能会首次出现在苹果设备中。 、

下一代改良工艺有望加速发挥台积电当前3纳米技术的优势

下一代改良工艺有望加速发挥台积电当前3纳米技术的优势 生产全球最先进芯片的竞争十分激烈，而台积电的产品路线图承诺，这场争夺战将异常激烈。首先，其性能优化的 N3P 节点即将问世，并将于 2024 年下半年投入量产，这将是该公司一段时间内最先进的节点。明年台积电将推出两个生产节点，它们将于 2025 年下半年进入大批量生产，有望加快 N3P 优势的发挥，这两个节点分别是 3 纳米级工艺 N3X 和 2 纳米级工艺 N2。N3X 专为高性能计算应用而定制，最高电压为 1.2V。根据 AnandTech 的研究，N3X 芯片可将 Vdd 从 1.0V 降至 0.9V，从而将功耗降低 7%，将性能提高 5%，或将晶体管密度提高约 10%。N2 采用全栅极（GAA）纳米片晶体管，这是台积电的首创，具有卓越的低 Vdd 性能，专为移动和可穿戴应用而设计。此外，台积电表示，N2 的超薄堆叠纳米片将 HPC 的节能计算提升到了一个新的水平。还将增加背面电源轨，以进一步提高性能。N2 技术将配备台积电 NanoFlex，这是一种设计-技术协同优化技术，可为设计人员提供 N2 标准单元的灵活性，其中短单元强调小面积和更高的能效，而高单元则最大限度地提高性能。客户可在同一设计块内优化短单元和高单元的组合。2026 年，台积电将再推出两个节点：N2P（2 纳米级）和 A16（1.6 纳米级）。与最初的 N2 相比，N2P 的功率有望降低 5%-10%，性能提升 5%-10%。不过，与之前公布的消息相反，N2P将不会采用背面功率传输网络，而是使用传统的功率传输机制。这意味着这种先进功率传输的集成将转移到包括 A16 在内的新一代节点上。台积公司上月发布了A16。A16 将结合台积公司的超级电源轨架构和纳米片晶体管，通过将前端路由资源专用于信号来提高逻辑密度和性能，使 A16 成为具有复杂信号路由和密集电源传输网络的高性能计算产品的理想选择。与台积电的 N2P 工艺相比，A16 将在相同 Vdd（正电源电压）下提高 8-10% 的速度，在相同速度下降低 15-20% 的功耗，并为数据中心产品提高高达 1.10 倍的芯片密度。 ... PC版： 手机版：