三星电子今日宣布，其已开始用 3nm 工艺节点来制造 GAA 环栅晶体管芯片。可知与 5nm 工艺相比，优化后的 3nm 工艺可

三星电子今日宣布，其已开始用 3nm 工艺节点来制造 GAA 环栅晶体管芯片。可知与 5nm 工艺相比，优化后的 3nm 工艺可在收缩 16% 面积的同时，降低 45% 的功耗并提升 23% 的性能。 #抽屉IT

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3n

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3nm 节点采用GAA晶体管架构。三星甚至领先于台积电，将 3nm 工艺技术转向量产，但尚未吸引主要芯片供应商的订单。 #抽屉IT

华为四重曝光工艺专利公开，国产5nm芯片有戏

华为四重曝光工艺专利公开，国产5nm芯片有戏 去年国外权威科技媒体对通过双重曝光实现的7nm工艺麒麟芯片分析后认为，制造良率可能在50%，而通过SAQP实现的5nm芯片，良率可能低至20%左右。 2023-11-28

ASML公布Hyper NA EUV光刻机 可量产0.2nm工艺

ASML公布Hyper NA EUV光刻机 可量产0.2nm工艺 该系列预计到2025年可以量产2nm，再往后就得加入多重曝光，预计到2027年能实现1.4nm的量产。High NA光刻机升级到了0.55，对应产品EXE系列，包括已有的5000、5200B，以及未来的5400、5600、5X00。它们将从2nm以下工艺起步，Intel首发就是14A 1.4nm，预计到2029年左右能过量产1nm，配合多重曝光可以在2033年前后做到0.5nm的量产，至少也能支持到0.7nm。接下来的Hyper NA光刻机预计将达到0.75甚至更高，2030年前后推出，对应产品命名为HXE系列。ASML预计，Hyper AN光刻机或许能做到0.2nm甚至更先进工艺的量产，但目前还不能完全肯定。值得一提的是，单个硅原子的直径约为0.1nm，但是上边提到的这些工艺节点，并不是真实的晶体管物理尺寸，只是一种等效说法，基于性能、能效一定比例的提升。比如说0.2nm工艺，实际的晶体管金属间距大约为16-12nm，之后将继续缩减到14-10nm。另外，Low/High/Hyper三种光刻机会共同使用单一的EUV平台，大量的模块都会彼此通用，从而大大降低研发、制造、部署成本。High NA光刻机的单台价格已经高达约3.5亿欧元，Hyper NA光刻机必然继续大幅涨价，而且越发逼近物理极限，所以无论技术还是成本角度，Hyper NA之后该怎么走，谁的心里都没数。微电子研究中心(IMEC)的项目总监Kurt Ronse就悲观地表示：“无法想象只有0.2nm尺寸的设备元件，只相当于两个原子宽度。或许到了某个时刻，现有的光刻技术必然终结。” ... PC版： 手机版：

用5nm冒充4nm，三星、台积电 配合客户编造制造工艺的谎言？

用5nm冒充4nm，三星、台积电 配合客户编造制造工艺的谎言？ 4纳米工艺竟然用5纳米技术？代工厂为什么放任客户对制造工艺撒谎 “反正消费者又没有电镜” 我的建议是别再关注制程了，关注晶体管密度反而更靠谱些

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，