Exynos原型据称正在三星最先进的2nm工艺上测试

Exynos原型据称正在三星最先进的2nm工艺上测试 根据之前的估计，3 纳米 GAA 工艺的良品率尚未超过 60%，要想真正让客户感兴趣，三星至少需要将这一数字提高到 70%。现在，据 Sedaily 报道，三星正在向 2 纳米工艺大步迈进，讨论的主题是为高通公司和三星的 LSI 部门生产原型产品。这是该公司首次被提及正在为其芯片组开发 2 纳米原型，这表明一款未命名的 Exynos 可能正处于早期测试阶段。此前有消息称，三星正在开发配备 10 核 CPU 集群的Exynos 2500，该芯片组将直接接替 Exynos 2400，但不太可能使用 2nm 工艺进行量产，因为这种光刻技术预计要到 2026 年才会投入使用。此前也有报道称，高通公司已要求三星和台积电提供 2nm 样品，但这项技术可能会用于骁龙 8 Gen 5，而不是即将推出的骁龙 8 Gen 4。就进展而言，三星已经在 2nm 工艺竞赛中赢得了与台积电的竞争优势，据说它获得了第一个客户一家名为 Preferred Networks (PFN) 的日本初创公司。这家韩国代工厂是否能保持健康的收益率是另一个争论的焦点，但它有可能通过提供有吸引力的折扣来安抚其第一位客户，因为据说这是该公司之前为争取更多未来客户而探索的一种策略。据透露，一款未命名的 Exynos 芯片可能正处于测试阶段，这表明三星并不打算在未来的旗舰智能手机中完全采用骁龙芯片组，这是经过深思熟虑的，因为高通公司对其高端 SoC 的定价已经到了难以承受的地步。凭借新一代 2nm 工艺，三星可能最终会扭转颓势，让我们拭目以待它如何保持这些良品率。 ... PC版： 手机版：

芯片散热问题不断扩大与增多 可忽略功耗设计的制造商越来越少

芯片散热问题不断扩大与增多 可忽略功耗设计的制造商越来越少 在这些活动的背后，一个持续的焦点是将更多晶体管集成到固定区域内，以及与之密切相关且不断加速的功耗泄漏战斗。FinFET在16/14纳米技术中解决了漏电门问题，但仅在两个节点之后问题再次出现。在3纳米制程中，引入了与众不同的全包围栅极场效应管（即纳米片）结构，这使得设计、计量、检验和测试变得更具挑战性和成本。在2纳米/18埃技术中，为确保向晶体管传输足够的功率并缓解布线问题，会从芯片的正面翻转到背面进行电源传输。在更高技术水平中，行业可能会再次改变晶体管结构，采用复合场效应晶体管（CFET）。在这一短时间窗口中，众多工艺和结构变化不断涌现，每个新节点都需要解决更多问题。例如，随着高密度芯片和封装技术发展，瞬态热梯度问题日益受到关注。这些热梯度以不可预测的方式移动，有时迅速，有时缓慢，并且会随着工作负载的变化而变化。在40纳米工艺中，采用较厚的电介质、基板和更宽松的间距，这些问题仅被当作小麻烦。但在当前尖端的制程技术中，我们需要更认真地对待这些问题。Cadence产品管理总监Melika Roshandell表示：“尽管基本漏电较之前的技术有所降低，但总体功耗却更高。所以，热量问题将更加严重，因为你在一个集成电路中集成了更多的晶体管，同时不断提高性能。你希望采用越来越高的频率，为此需要提高电压和功耗。现在的总功耗比上一代更高，所以热量问题将更严重。此外，在使用更小节点时，芯片面积也在减小。面积缩小和总功耗增加有时可能导致热问题恶化，从而使芯片无法达到图1：运行中的3D-IC设计的热力学耦合仿真热量正成为所有硬件工程师共同的噩梦，并引发一些难以解决和预先建模的恶性循环：热量加速了用于保护信号的电介质薄膜（时间依赖型电介质击穿，或称TDDB）的破裂，并增加了机械应力，从而导致翘曲。热量导致一系列问题：它加速电迁移和其他老化效应，可能使数据通路变窄。这进一步增加了电路阻力产生的热量以及驱动信号所需的能量，直至（如果可能的话）信号重新路由。热量还会影响存储器的运行速度，降低系统整体性能。此外，热量产生的噪声对信号完整性造成影响，而且噪声可能是瞬时的，这使得分区更加困难。所有这些因素都可能缩短芯片的寿命，甚至影响芯片的一部分。西门子EDA的模拟和混合信号验证解决方案的首席产品经理Pradeep Thiagarajan表示：“热降解晶体管很容易导致芯片或IP损坏。幸运的是，大多数设备的自热分析可以通过对每个MOS器件进行瞬态测量来评估局部加热对设计的影响，然后加载温度差数据并评估波形影响。现在，在面临越来越高的数据传输速率要求的情况下，各个方面都需要创新。因此，更好地对所有热界面材料进行建模，就能更有可能解决这些影响，并进行适当的设计调整，避免短期或长期的硬件故障。归根结底，我们需要创新的热解决方案，同时还必须进行正确的建模。”功耗问题丛生许多芯片制造商刚开始应对这些问题，因为大部分芯片并未使用最先进的制程开发。但随着芯片越来越多地变成由芯片单元组成，所有内容都需要在非40nm或更高工艺平面芯片开发的条件下进行特性描述和操作。值得注意的是，提高晶体管密度，无论是在单个芯片还是高级封装中，未必是提升性能的最有效途径。然而，它确实会提高功率密度，限制时钟频率。因此，许多显著进步并非与晶体管本身紧密相关。这些进步包括硬件-软件协同设计、更快的物理层和互连、新型绝缘和电子迁移材料、具有较高精度和较短恢复时间的预取处理、稀疏算法以及新的电源传输方案。Arm公司高级首席CPU架构师Vincent Risson表示：“理解整个系统堆栈非常重要。当然，计算机对功率有重要贡献，但系统的其他部分也同样重要。这就是为什么我们有不同级别的缓存，而且缓存的大小也不同。我们在上一代产品中加大了缓存规模，因为拥有本地缓存能使下游电源将计算视为本地运行。随着我们扩展到3D，我们可以设想使用3D堆叠缓存，这将有助于减少数据传输并提高效率。”关键是在设计周期的每个环节提高效率，不仅仅局限于硬件。尽管近几十年来芯片产业一直关注硬件软件协同设计，但系统公司通过定制化微架构优先采用这种方法，同时，移动设备也力求为了竞争优势而大幅延长电池寿命。Risson表示：“我们进行许多调整来充分提升性能，这是CPU致力于解决的一个重点问题。例如，我们持续改进所有预取引擎，以提高准确性并降低下游数据的流量。因此，我们在保持更好覆盖的同时，减少了互连上的流量。”这仅仅是难题的一部分，我们还需要解决更多方面的问题。例如，随着时间的流逝，介电膜会逐渐损坏。这种情况会受到不同工作负载或工作条件的加速，尤其是在充满芯片片制品的封装内部。Ansys电子、半导体和光学事业部的研究员及首席技术专家Norman Chang表示：“由于我们需要处理如此众多的信号和运行在不同电压下的多边形网络，时变介电击穿（TDDB）成为一个问题。如果一个网络与另一个不同电压的信号网络相邻，那么介电材料就会感应到不同的电压场。随着时间的推移，会出现时变的介电击穿现象。这是一个新问题，我们需要找到针对它的解决办法。”不一致性问题热梯度也是一项挑战，特别是当它们变化不定且在不同工作负载间有较大差异时。这个问题在2.5D设计中尤为明显，可能导致变形。而预期在未来几年推出的3D-ICs中也存在同样问题。在这两种情况下，热量可能会被困住，从而产生滚雪球效应。图2：2.5D 集成电路的热力学与力学分析结果，展示了温度梯度，包括在245°C时的翘曲情况张表示：“在3D-IC中，功耗与温度有很大的关系。当温度升高时，漏电功耗将增加，热梯度分布成为3D-IC中多物理互动的核心。温度会影响功耗，同时也会影响电阻。当温度升高时，电阻也会增加，这也将影响介电常数。这会对信号完整性和功率完整性产生影响，同时还会影响应力。在3D-IC中混合使用数字和模拟时，模拟部分对应力更敏感。你需要知道热梯度和热点的位置，以便将模拟元件远离热点。如果你看到模拟元件的热循环，设备的老化速度会加快，你会开始看到晶体管失配，模拟电路的效率相较于数字逻辑会迅速下降。”这仅仅只是开始。新思科技（Synopsys）的产品管理高级总监Kenneth Larsen指出，将堆叠芯片中各个元素的位置安排错误可能会产生一些意想不到的问题，例如热交叉干扰，这也可能会降低整体性能。“我们已从单片设计转向基于碎片的设计，这使得各个设备之间的距离缩小了，它们可以互相影响。当一个设备堆叠在另一个设备上时，热量如何散发出去？这是一个巨大的挑战。对于3D-ICs，第一个问题是能否构建具有结构完整性的系统。同时，你还需关注其他的机械、热和功耗问题亟待解决的问题实在太多。”在过去，处理热量的最简单方法是降低电压。然而，这种方式已经变得不再有效，因为在极低电压的状态下，轻微的异常现象就可能导致问题。Fraunhofer IIS自适应系统工程部门设计方法主管Roland Jancke说：“对于低功耗技术（如临界或亚临界器件）和高功耗设备来说，噪声是一个关键话题。这是一个难以理解的问题，因为在模拟过程中它通常不会出现，而是在现实世界中暴露出来。当噪声问题在现实中出现时，你需要了解并应对它。”以... PC版： 手机版：