台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，

【让手机待机一周、性能两倍提升，IBM联合三星提出革命性新芯片架构】相较传统将晶体管以水平方式堆叠的设计，名为垂直传输场效应晶体

【让手机待机一周、性能两倍提升，IBM联合三星提出革命性新芯片架构】相较传统将晶体管以水平方式堆叠的设计，名为垂直传输场效应晶体管 （VTFET） 的芯片设计技术将晶体管以垂直方式堆叠，并且让电流也改以垂直方式流通，使晶体管数量密度再次提高之外，更大幅提高电源使用效率，并且突破目前在 1nm 制程设计面临瓶颈。 #抽屉IT

英特尔 详解 PowerVia 芯片背部供电技术：将用于18Å /20Å 工艺

英特尔 详解 PowerVia 芯片背部供电技术：将用于18Å /20Å 工艺 以前在靠近硅基底的部分造晶体管，然后往上叠好几层电路，信号与供电线路都在晶体管同一侧； 现在 Intel 要把供电线路单独拿出来造在晶体管另一侧。做成夹心饼干。 优点是供电线路不需要再穿过15~20 层信号线路，线阻随之下降，功耗更低； 减少供电线路对信号线路对干扰； 金属层密度可以放宽，大幅度降低工艺的复杂性，有助于提高晶体管密度。 缺点是原本的硅基底被移除，晶圆刚性会明显减弱； 晶体管夹在两层线路中间，芯片调试难度大增，散热也比以前更困难； 制造过程中增加了很多步骤，会使得成本提高。

AMD与三星将联手开发先进的3纳米芯片

AMD与三星将联手开发先进的3纳米芯片 相比之下，三星为客户提供了使用更新的全周栅极（GAAFET）晶体管的能力，这种晶体管可以让芯片设计人员改善产品内部的电力流动，但也有一些缺点。据《韩国经济日报》报道，三星和 AMD 预计将深化合作，利用 3 纳米工艺技术生产下一代芯片。目前，由于只有苹果公司的 Mac 系列使用台湾台积电生产的芯片，因此大多数个人电脑都无法使用这种技术生产的芯片。三星的 3 纳米与台积电的 3 纳米不同，因为它使用的是栅极环绕（GAAFET）晶体管。GAAFET 是一种升级版晶体管设计，优于 FinFET，它允许设计人员改进电流量，因为改进后晶体管的沟道可以完全被栅极环绕。GAAFET 晶体管使用纳米线或纳米片导电。这些都需要对导线或薄片进行权衡。虽然导线提高了效率，但其较小的面积限制了它们在某些产品（如应用处理器）中的应用。另一方面，纳米片允许更多电流流过，但传导效率却有所降低。三星代工厂的图表显示了晶体管从 FinFET 到 GAAFET 再到 MBCFET 的演变过程。 图片：三星电子报道援引 AMD 首席执行官苏姿丰（Lisa Su）最近在比利时举行的一次会议上分享的 GAAFET 晶体管优于 FinFET 晶体管的观点，证明两家公司有意深化合作关系。据《韩国经济日报》报道，苏姿丰介绍了她的公司采用全方位栅极技术批量生产 AMD 下一代产品的计划。由于三星是世界上唯一一家生产 3 纳米 GAAFET 产品的公司，分析家们认为，苏的评论是这家韩国公司生产 AMD 新芯片的线索，他还认为 3 纳米 GAAFET 在性能和效率方面都优于以前的技术。合同半导体制造行业目前的态势是三星和英特尔与台积电对峙。台积电在市场上占据主导地位，而它的两个大型竞争对手正忙于采用新技术，以确保在实力雄厚的竞争对手面前取得优势。英特尔正在研究名为高 NA EUV 的先进芯片制造设备，看能否降低制造成本和复杂性。另一方面，三星不仅比台积电更早开始生产 3 纳米产品，还在其产品路线图中更早引入先进的 GAAFET 晶体管，试图从台湾公司手中夺走 3 纳米产品的市场份额。另一方面，台积电多年来一直强调可以使用传统的 EUV 机器制造芯片，并宣布将在其 2 纳米工艺中改用纳米片晶体管。栅极周围晶体管也是更小特征尺寸的结果，因为这些晶体管越小，制造商在制造 FinFET 时就越困难。 ... PC版： 手机版：

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出 *台积电公布的芯片密度反映了由 50% 逻辑、30% SRAM 和 20% 模拟组成的"混合"芯片密度。**面积相同。***速度相同。生产节点包括 N3X（3 纳米级，注重极高性能）和 N2（2 纳米级）。台积电表示，与 N3P 相比，N3X 芯片通过将 Vdd 从 1.0V 降至 0.9V，可在相同频率下将功耗降低 7%，在相同面积下将性能提高 5%，或在相同频率下将晶体管密度提高约 10%。同时，与前代产品相比，N3X 的主要优势在于其 1.2V 的最高电压，这对于桌面或数据中心 GPU 等超高性能应用非常重要。台积电的 N2 将是台积电首个使用全栅极（GAA）纳米片晶体管的生产节点，这将显著提高其性能、功耗和面积（PPA）特性。与 N3E 相比，在 N3 上生产的半导体可将功耗降低 25% - 30%（在晶体管数量和频率相同的情况下），将性能提高 10% - 15%（在晶体管数量和功耗相同的情况下），并将晶体管密度提高 15%（在速度和功耗相同的情况下）。就功耗和晶体管密度而言，N2 肯定是台积电无可争议的冠军，但就性能而言，特别是在高电压下，N3X 有可能向其发起挑战。对于许多客户来说，N3X 还将因使用成熟的 FinFET 晶体管而受益，因此在 2025 年下半年，N2 不会自动成为台积电最好的节点。2026: N2P 和 A16下一年，台积电将再次推出两个节点，分别针对大致相同的智能手机和高性能计算应用：N2P（性能增强型 2 纳米级）和 A16（具有背面功率传输功能的 1.6 纳米级）。与最初的 N2 相比，N2P 的功耗有望降低 5%-10%（速度和晶体管数量相同），性能提升 5%-10%（功耗和晶体管数量相同）。同时，与 N2P 相比，A16 的功耗最多可降低 20%（速度和晶体管数相同），性能最多可提高 10%（功耗和晶体管数相同），晶体管密度最多可提高 10%。考虑到 A16 具有增强的背面功率传输网络，它很可能成为注重性能的芯片设计人员的首选节点。当然，由于背面功率传输需要额外的工艺步骤，因此使用 A16 的成本会更高。 ... PC版： 手机版：

芯片未来，靠他们了

芯片未来，靠他们了 这是前所未有的将电源互连与信号传输分开。作为一名芯片设计师，我可以告诉你，这对整个行业来说是一件大事。要了解全貌，我们先从晶体管开始。晶体管的演进所有现代计算机芯片都是由晶体管（可以打开和关闭的微型电子开关）组成的。这就是经典平面晶体管的外观。它包含一个栅极、一个源极和一个漏极，排列在一个二维平面上。该设备由栅极控制，当我们对栅极施加一定的电压，或者更具体地说，一定的电场时，它就会打开栅极，电流从源极流向漏极。随着平面晶体管的尺寸不断缩小，晶体管的尺寸也随之缩小，特别是沟道的尺寸。我们面临许多问题，漏电问题只是其中之一。最终的解决方案是彻底改变晶体管从平面 2D 晶体管变为三维 FinFET 晶体管。基本上，他们采用平面晶体管，并将沟道向上拉伸为垂直鳍片。平面晶体管的导电沟道只在表面，而 FinFET 的导电沟道在三面，栅极则环绕在导电沟道周围。与原始平面晶体管相比，FinFET 更紧凑，因此使用 FinFET，我们现在能够在同一硅片上封装更多晶体管。2011 年，英特尔推出了首款商用 FinFET 器件，当时我还在读大学。英特尔推出首款 FinFET 器件几年后，三星和台积电开始生产 16nm 和 14nm FinFET 芯片。从那时起，台积电一直引领着 FinFET 的发展。如今，所有尖端芯片都采用 FinFET 制造。例如，最新的 AMD 和 Apple 芯片采用的是 5nm 或 3nm FinFET 技术。环绕栅极然而，就我们可以微缩多少、鳍片可以达到多高以及可以并排放置多少个鳍片而言，FinFET 技术已经达到了极限。高漏电再次成为一个巨大的问题。因此，为了进一步缩小晶体管并降低成本，整个行业现在正在转向新的环绕栅极 (GAA) 晶体管技术。我已经谈论它好几年了，但它终于要投入量产了。台积电将在其 N2 工艺节点上转向 GAA 技术。他们称之为“纳米片晶体管”，但从本质上讲，它本质上是同一件事，只是同一概念的另一个术语。台积电计划在 2025 年初开始生产基于 GAA 技术的芯片，首批芯片预计将出现在 iPhone 上。基本上，他们采用了 FinFET 结构并将其水平放置，将几片这样的薄片叠放在一起，这样我们就可以垂直增加鳍片的数量。最好的部分是栅极完全包裹在沟道周围，使我们能够更好地控制它。通过这项创新，我们可以略微降低工作电压并显著降低漏电流。这将使我们的速度和晶体管密度提高约 15%，但这项技术最大的好处是功率效率。GAA 晶体管的功耗比 FinFET 技术低 35%，这是一个巨大的进步。这对于移动芯片等应用至关重要，因为它可以显着延长电池寿命，或者对于通常非常密集且耗电的 AI 或 HPC 应用来说也是如此。背面供电本月初，台积电在其路线图中首次展示了 A16 技术，其中的“A”代表埃。台积电的 A16 技术将基于纳米片晶体管，但有一个非常有趣的变化背面供电。这项创新将在电源效率方面带来翻天覆地的变化让我来解释一下。自从罗伯特·诺伊斯制造出第一个集成电路以来，所有东西都位于晶圆的顶部，即正面，所有信号互连和电源传输都来自正面。背面供电是一个巨大的变化，因为我们将把电源线移到基板下方，从而腾出更多空间用于顶部布线。你知道，现代芯片中有数十亿个晶体管相互连接；因此芯片上有许多层级的信号互连。同时，顶部有一个电源网格，它是一个电源线和地线网络，用于在半导体芯片上分配电力并为晶体管提供电源。目前，所有的互连和供电都来自顶部的不同金属层。现在想象一下，当我们将所有电源移到背面时，这将大大降低布线的复杂性，让我们能够更密集地放置和布线晶体管并改善拥塞。这种将电源与信号分离的概念将为布线电子设计自动化 (EDA) 工具提供更多自由。这一变化不仅会影响制造流程，还会影响芯片设计本身。整个流程需要大量学习，尤其是在电源网格和散热方面。台积电将于 2026 年开始生产基于 A16 技术的芯片。我非常期待看到它的进展。当然，台积电并不是唯一一家致力于这项创新的公司。英特尔也在努力通过背面供电和其他升级来重新夺回其在芯片制造竞赛中的地位。英特尔的“登月计划”我想花点时间讨论一下英特尔的野心，因为这个故事有几个有趣的方面。过去五年来，英特尔在先进芯片制造方面一直落后于台积电和三星。但现在，他们计划成为第一个甚至领先于台积电将新晶体管和电力输送技术投入生产的公司。对于英特尔来说，GAA 技术和背面供电正在 20A 工艺节点中融合。他们现在正在对其进行最后的润色。这个 20A 节点对英特尔至关重要。这对英特尔来说是一个冒险的举动，因为通常情况下，你会希望逐一引入创新，以了解问题出在哪里。同时引入两项新技术意味着英特尔正在“全力以赴”。这对英特尔来说显然是一个“登月计划”，风险很大，因为可能性成倍增加。有趣的是，过去英特尔比较保守，而台积电则比较冒险。这一次，情况正好相反。英特尔需要获得大买家才能达到高产量，实现经济效益，因为芯片制造依赖于规模经济。2021 年，英特尔首席执行官帕特·基辛格 (Pat Gelsinger) 向投资者和客户承诺，四年内实现五个节点。这次他们必须兑现承诺。他们目前已在生产英特尔 4 和英特尔 3 FinFET 技术，并计划在 2024 年底前量产英特尔 20A。Arrow Lake 将成为首款采用 GAA（他们称之为 RibbonFET）晶体管和背面供电的英特尔 CPU，英特尔称之为 PowerVia。一、英特尔 14A 和新High NA EUV英特尔路线图上最有趣的里程碑是计划于 2027 年推出的 14A 工艺节点。这涉及一项重大更新：使用 ASML 的新型高 NA EUV 光刻机，每台成本为 3.8 亿美元。这会带来很大的风险。除了与新工具相关的风险外，High NA 的经济效益到目前为止还没有奏效。在台积电和英特尔争夺 3nm 以下节点的竞争中，关键在于谁能率先以最低成本生产出高良率的产品。高 NA EUV 机器在经济上尚不可行，每片晶圆的价格很高。这就是台积电暂时放弃这台机器的原因。二、直接自组装（Direct Self-Assembly）目前，使用Hihg NA EUV 机器，光刻工艺每片晶圆需要更多时间。这限制了晶圆厂的产量并推高了成本。为了实现经济效益，英特尔计划使用直接自组装。简而言之，晶圆上覆盖有 PMMA（poly methyl methacrylate）并烘烤。在此过程中，聚合物材料自组织成细小的线条。研究表明，EUV 机器可以帮助引导晶圆上的这一过程。然而，由于缺陷率高，这种方法至少已经处于研究阶段十年了。在英特尔激进的同时，台积电也不甘人后。台积电成功做出CFET台积电资深副总暨副共同营运长张晓强今日在台积电技术论坛宣布，台积电已成功整合不同晶体管架构，在实验室做出CFET（互补式场效晶体管），虽然他未透露未来会导入在哪个制程，但指出继CFET可预见导入先进逻辑制程，下世代先进逻辑制程，台积电研发部门仍寻求导入新材料，实现让单一逻辑芯片放入比现有逾2000亿颗还更多的晶体管，推动半导体技术持续创新。张晓强强调，这是他投入半导体领域20多年来最令他感到兴奋的时候，正如另一副共同营运长侯永清指出，半导体黄金时刻已到来，而未来AI芯片发展，接近99%将靠台积电先进逻辑技术和先进封装支持，而台积电技术创新，已可看到未来在技术持续推进下，发挥芯片更高的效能及更优异能耗表现。他表示，台积电在2纳米基础下，全球首创的A16纳米制程技术，搭配独家开发的超级电轨（即晶背供电）技术，让产出的芯片在相同速度下效能比2纳米再高出8~10%，在相... PC版： 手机版：