三星为下一代3D DRAM做准备 堆叠16层大幅提升容量

三星为下一代3D DRAM做准备 堆叠16层大幅提升容量 在韩国首尔举行的 2024 年国际内存研讨会（IMW）上，三星电子副总裁Lee Si-woo展示了新的 3D DRAM 技术，称随着市场的快速发展，尤其是人工智能领域，对先进 DRAM 技术的需求比以往任何时候都更加迫切。在 3D DRAM 架构的基础上，三星通过 DRAM 集成和性能的大幅提升，成功地大幅缩小了单元面积。图片来源：Samsung / Memcon三星/Memcon新的工艺采用了著名的"4F Square"单元结构，但 DRAM 晶体管是垂直安装的，这就是所谓的 VCT（垂直通道晶体管）技术。通过结合 4F Square 和 VCT 来改变单元结构，三星的目标是堆叠尽可能多的单元层，并以 16 层为目标，该公司很可能见证巨大的内存容量和性能提升。由于人工智能的炒作和消费者的需求，DRAM 市场出现了潜在的经济好转，看到市场上出现这样的发展令人兴奋，因为这不仅会带来创新，还会增加市场竞争，最终有利于普通消费者。不过，3D DRAM 目前仍是一个概念，三星自己也表示，该标准涉及复杂的制造技术，导致生产价格高昂。 ... PC版： 手机版：

三星谋划3D堆叠内存：10nm以下一路奔向2032年

三星谋划3D堆叠内存：10nm以下一路奔向2032年 就在进入10nm之后，三星将全面开启3D内存时代，首先引入VCT(垂直通道晶体管)，看起来应该是基础的FinFET类型，而非更先进的GAA。大约2030-2031年的时候，三星将升级到堆叠DRAM，将多组VCT堆在一起，从而获得更大容量、更高性能，看起来还会引入电容器作为辅助。 ... PC版： 手机版：

DRAM，走向3D

DRAM，走向3D 早前的DRAM可以满足业界需求，但随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入了瓶颈期。从技术角度上看，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，这意味着一片芯片能实现更高的内存容量。目前DRAM芯片工艺已经突破到了10nm级别。虽然10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰、传感裕度等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。据Tech Insights分析，通过增高电容器减小面积以提高位密度（即进一步减小单位存储单元面积）的方法即将变得不可行。上图显示，半导体行业预计能够在单位存储单元面积达到约10.4E-4µm2前（也就是大约2025年）维持2D DRAM架构。之后，空间不足将成为问题，这将提升对垂直架构，也就是3D DRAM的需求。另一方面，随着数据量爆炸性增长，尤其是云计算、人工智能、大数据分析等领域对高速、大容量、低延迟内存的需求持续攀升，市场对更高密度、更低功耗、更大带宽的DRAM产品有着强烈需求。在市场需求和技术创新的驱动下，3D DRAM成为了业界迫切想突破DRAM工艺更高极限的新路径。3D DRAM，迎来新进展传统的内存单元数组与内存逻辑电路分占两侧的2D DRAM存储相比，3D DRAM是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。采用3D DRAM结构可以加宽晶体管之间的间隙，减少漏电流和干扰。3D DRAM技术打破了内存技术的传统范式。这是一种新颖的存储方法，将存储单元堆叠在逻辑单元之上，从而在单位芯片面积内实现更高的容量。3D DRAM的优势不仅在于容量大，其数据访问速度也快。传统的DRAM在读取和写入数据时需要经过复杂的操作流程，而3D DRAM可以直接通过垂直堆叠的存储单元读取和写入数据，极大地提高了访问速度。此外，3D DRAM还具有低功耗、高可靠性等特点，使其在各种应用场景中都具有显著优势。十多年来，业界一直致力于这个方向，特别是受到3D NAND商业和功能成功的推动。迄今为止，许多3D DRAM概念已经提出并申请了专利，一些主要DRAM厂商正在进行晶圆级测试。3D DRAM技术的专利族趋势，2009年- 2023年预测走势图能看到，自2019年以来，美国申请的专利数量急剧增加，这或许意味着3D DRAM正在迎来新的进展。行业主要厂商正在逐渐加大对3D DRAM技术的开发投入，并且通过专利保护的方式为未来的市场竞争和技术主导权做准备。这种策略反映出3D DRAM技术的战略重要性和潜在的巨大商业价值。厂商，竞逐3D DRAM三星电子雄心勃勃，加速3D DRAM商业化自2019年以来，三星电子一直在进行3D DRAM的研究，并于同年10月宣布了业界首个12层3D-TSV技术。2021年，三星在其DS部门内建立了下一代工艺开发研究团队，专注3D DRAM领域研究。2022年，三星准备通过逻辑堆叠芯片SAINT-D解决DRAM堆叠问题，该设计旨在将8个HBM3芯片集成在一个巨大的中介层芯片上。图源：三星官网2023年5月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产4F2结构DRAM。由于DRAM单元尺寸已达到极限，三星想将4F2应用于10nm级工艺或更先进制程的DRAM。据报道，如果三星的4F2 DRAM存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有6F2 DRAM存储单元减少约30%。同年10月，三星电子宣布计划在下一代10nm或更低的DRAM中引入新的3D结构，旨在克服3D垂直结构缩小芯片面积的限制并提高性能，将一颗芯片的容量增加100G以上。今年早些时候，三星电子还在美国硅谷开设了一个新的R&D研究实验室，专注于下一代3D DRAM芯片的开发。能看到，三星电子聚焦3D DRAM市场，一直在开发新技术。在近日举行的Memcon 2024上，三星电子再次公布了其关于3D DRAM开发的雄心勃勃计划，并明确表示将在2030年前实现这一技术的商业化。图源 Semiconductor Engineering三星电子副社长李时宇在会上详细介绍了4F2 Square VCT DRAM及3D DRAM的研发进展，显示出三星在紧凑型高密度内存领域的领先地位。4F2 Square VCT DRAM是一种基于VCT（垂直沟道晶体管）技术的紧凑型DRAM设计。上文提到，4F2 Square VCT DRAM通过垂直堆叠技术，将DRAM单元尺寸比现有的6F2 Square DRAM减少约30%，在提高能效的同时大幅降低了单元面积。然而，实现这一技术并非易事。三星指出，4F2 Square VCT DRAM的开发需要极高的制造精度和更优质的生产材料，还需要解决新材料的应用问题，如氧化沟道材料和铁电体的研发。相较于在DRAM单元结构上向z方向发展的VCT DRAM，三星电子还聚焦在VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆叠单元阵列晶体管）DRAM上，该技术类似3D NAND一样堆叠多层DRAM。除通过堆叠提升容量外，VS-CAT DRAM 还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到 VS-CAT DRAM成品。据悉，目前三星电子已在内部实现了16层堆叠的VS-CAT DRAM。三星电子还在会议上探讨了将BSPDN背面供电技术用于3D DRAM内存的可能性，认为该技术有助于于未来对单个内存bank的精细供电调节。尽管东京电子预测VCT DRAM的商用化要到2027年才能实现，但三星内部对3D DRAM的商业化充满信心，计划在2025年内部发布4F2 Square工艺，并逐步推进3D DRAM的研发，预计在2030年之前推出市场。SK海力士：聚焦3D DRAM新一代沟道材料SK海力士也在积极研发3D DRAM。SK海力士表示，3D DRAM可以解决带宽和延迟方面的挑战，并已在2021年开始研究。据韩媒Business Korea去年的报道，SK海力士提出了将IGZO作为3D DRAM的新一代沟道材料。IGZO是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质IGZO和晶化IGZO。其中，晶化IGZO是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，SK海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的DRAM芯晶体管，改善DRAM的刷新特性。据透露，SK海力士将会在今年披露3D DRAM电气特性的相关细节，到时候公司将会明确3D DRAM的发展方向。美光：专利数量遥遥领先3D DRAM领域的技术竞争正在加剧。据TechInsights称，美光在2019年就开始了3D DRAM的研究工作。截止2022年8月，美光已获得了30多项3D DRAM专利。相比之下，美光专利数量是三星和SK海力士这两家韩国芯片制造商的两三倍。在2022年9月接受采访的时候，美光公司确认正在探索3D DARM的方案。美光表示，3D DRAM正在被讨论作为继续扩展DRAM的下一步。为了实现3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。美光的3D DRAM方案，网上并没有看到太多介绍。不过据Yole强调，美光提交了与三星电子不同的3D DRAM专利申请。美光的方法是在不放置Cell的情况下改变晶体管和电容器的形状。除此以外，Applied Materials和Lam Research等全球半导体设备制造商也开始开发与3D DRAM相关的解决方案。NEO：推出3D X-DRAM技术除了存储三巨头之外，还有行业相关公司也在进行3D DRAM的开发。例如，美国存储器技术公司NEO Semiconductor推出了一种名为3D X-DRAM的技术，旨在克服DRAM的容量限制。3D X-DRAM的单元阵列结构类似于3D NAND Flash，采用了FBC（无电容器浮体单元）技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。图源：NE... PC版： 手机版：

三星在美国设立实验室 开发新一代3D DRAM

三星在美国设立实验室 开发新一代3D DRAM 去年10月，三星电子透露，其正在为10纳米以下的DRAM准备新的3D结构，允许更大的单芯片容量，可以超过100千兆位。三星电子于2013年在业界首次成功实现了3D垂直NAND闪存的商用化。 ... PC版： 手机版：

三星CXL全球首创 3D DRAM路线图公布

三星CXL全球首创 3D DRAM路线图公布 该扩展卡混合了高速DRAM和NAND闪存，旨在提供一种经济高效的方式来提高服务器的内存容量，而无需使用本地安装的DDR5内存，而这在超额认购的服务器中通常是不可行的。三星的解决方案在Compute Express Link (CXL)上运行，这是一种开放式行业标准，可在 CPU 和加速器之间提供缓存一致性互连，从而允许 CPU 使用与利用 CXL 的连接设备相同的内存区域。远程存储器（或者在本例中为混合 RAM/闪存设备）可通过 PCIe 总线访问，但代价是大约 170-250 纳秒的延迟，或者大约是 NUMA 跳的成本。CXL 于 2019 年推出，目前处于第三个版本，支持 PCIe 6.0。CXL 规范支持三种类型的设备：Type 1 设备是缺乏本地内存的加速器，Type 2 设备是具有自己内存的加速器（例如具有 DDR 或 HBM 的 GPU、FPGA 和 ASIC），Type 3 设备由内存设备组成。三星设备属于 Type 3 类别。CMM-H TM 是三星CMM-H CXL 内存解决方案的一个分支。三星表示，它是世界上第一个基于FPGA的分层 CXL 内存解决方案，旨在“应对内存管理挑战，减少停机时间，优化分层内存的调度，并最大限度地提高性能，同时显着降低总拥有成本。”这种新的 CMM-H 速度不如 DRAM；然而，它通过闪存增加了强大的容量，但通过扩展卡内置的巧妙的内存缓存功能隐藏了大量延迟。热数据被转移到卡的 DRAM 芯片中以提高速度，而较少使用的数据则存储在 NAND 存储中。三星表示，这种行为会自动发生，但某些应用程序和工作负载可以通过 API 向设备发出提高性能的提示。当然，这会增加缓存数据的一些延迟，这并不适合所有用例，特别是那些依赖严格 99% 性能的用例。三星的新型扩展卡将为客户提供扩展服务器内存容量的新方法。随着更先进的大型语言模型继续要求其主机和加速器提供更多内存，这种新的设计范例变得越来越重要。三星公布3D DRAM规划全球最大的存储芯片制造商三星电子公司计划于2025年推出人工智能行业游戏规则改变者三维(3D) DRAM，目前以规模较小的竞争对手SK海力士公司主导的全球人工智能半导体市场。3D为主导的DRAM芯片通过垂直互连单元而不是像目前那样水平放置它们，能将单位面积的容量增加了三倍。相比之下，高带宽内存（HBM）垂直互连多个DRAM芯片。据首尔的半导体行业消息知情人士周二透露，三星上个月在加利福尼亚州圣何塞举行的全球芯片制造商聚会Memcon 2024上公布了其3D DRAM开发路线图。这家总部位于韩国水原的巨头计划于2025年推出基于垂直沟道晶体管技术的早期版本3D DRAM，该技术在构成单元的晶体管中该垂直设置沟道（电子流动的通道），并用充当开关的门。公司还计划在2030年推出一个式DRAM，将包括在内部的所有单元都在一起。目前 DRAM 在主板上包含多达 620 亿个单元，晶体管在平面上密集集成，这使得不可能避免漏电流和干扰。由于 3D DRAM 中的晶体管由于可以在同一上放置更多单元，因此3D DRAM预计将增加单位芯片内的容量。3D DRAM的基本容量为100 GB，几乎是当前可用DRAM最大容量36 GB的三倍。有消息称，到2030年，全球3D DRAM市场可能会增长到1000亿美元，但由于市场仍处于起步阶段AI半导体市场的领导者该技术有望帮助三星审视全球AI半导体行业的王座，击败目前在AI芯片领域主导地位的SK海力士，他们在AI应用的HBM、DRAM全球市场中占有90%的份额”业内人士表示。尽管三星的竞争对手（包括SK海力士和美光科技公司）一直在研究该技术，但尚未公布任何3D DRAM的路线图。SK海力士在各个行业会议上介绍了其3D DRAM的概念。美光于2019年开始开发3D DRAM，拥有约30项该技术专利，是三大芯片制造商中最多的。十多年来，随着智能手机等配备DRAM的电子设备变得更小、功能更多，全球DRAM行业一直在开发具有更大数据处理能力的更小芯片。人工智能的快速发展需要快速大规模处理数据，这一趋势正在加剧。3DDRAM预计将满足此类芯片的需求，因为它比现有的DRAM更小，容量更大。短期内，新型半导体可能用于智能手机和笔记本电脑等小型信息技术设备，这些设备需要高性能 DRAM 来实现设备上的 AI 功能。汽车行业预计将长期使用 3D DRAM，因为电动汽车和自动驾驶汽车需要能够实时处理从道路收集的 DRAM 的大数据。三星正在开发主导3D DRAM领域的技术，以期到2027年至2028年将其关键尺寸缩小到8-9纳米(nm)。最新的DRAM预计为12 nm左右。该公司还积极扩大3D DRAM研发人员队伍它在其半导体研究中心针对该技术成立了下一代工艺开发团队。 ... PC版： 手机版：

三星将于2025年推出"SAINT"3D芯片封装服务 为量产HBM4做准备

三星将于2025年推出"SAINT"3D芯片封装服务 为量产HBM4做准备 就三星 3D 封装的细节而言，它是 2.5D 方法的后继者，这一次，这家韩国巨头不再使用硅插层来连接 HBM 和 GPU，而是决定通过将多个芯片堆叠在一起来实现垂直整合。三星计划将其称为SAINT（三星高级互连技术）平台，并将封装分为三种类型：SAINT-S、SAINT-L 和 SAINT-D。它们都处理不同的芯片，如 SRAM、Logic 和 DRAM。与传统的 2.5D 相比，三星的 3D 封装技术具有多项优势。通过垂直堆叠，该公司成功地缩小了芯片之间的距离，从而加快了数据传输的速度。垂直堆叠还能减少碳足迹，这也是广泛采用该技术的另一个好处。韩国媒体称，三星在加利福尼亚州圣何塞举行的"三星代工论坛 2024"上展示了这项技术。这是该公司首次向公众展示这项技术，因为英伟达（NVIDIA）和英伟达（AMD）宣布将推出各自的下一代人工智能硬件。由于 3D 封装将与 HBM4 一起使用，预计三星的服务将与英伟达的 Rubin架构和 AMD 的Instinct MI400 AI 加速器一起亮相。三星还计划到 2027 年发布"一体化异构集成"技术。这项技术将实现统一的人工智能封装，集成商无需处理单独的封装技术。在苹果之后，英特尔在其轻薄设计（如 Lunar Lake CPU）中采用了非常以 SoC 为中心的方法，而 AMD 也在垂直堆叠领域非常活跃，其独特的 HBM、MCD 和 3D V-Cache 堆栈横跨多个芯片，可以广泛满足从消费市场到企业市场的各种客户需求。 ... PC版： 手机版：