铠侠公布3D NAND闪存发展蓝图 计划2027年实现1000层堆叠

铠侠公布3D NAND闪存发展蓝图 计划2027年实现1000层堆叠 在3D NAND闪存技术的竞赛中，铠侠展现出了对层数挑战的坚定决心，其目标似乎比三星更为激进。三星虽也计划在2030年之前推出超过1000层的先进NAND闪存芯片，并计划引入新型铁电材料来实现这一目标，但铠侠却更早地设定了具体的实现时间表。去年，铠侠推出了BiCS8 3D NAND闪存，其层数高达218层，采用1Tb三层单元（TLC）和四层单元（QLC）技术，并通过创新的横向收缩技术，成功将位密度提高了50%以上。若要实现2027年1000层堆叠的宏伟目标，铠侠可能会进一步探索五层单元（PLC）技术的应用。值得注意的是，提高3D NAND芯片的密度并非仅仅意味着增加层数，更涉及到制造过程中可能遇到的一系列新问题和技术挑战。 ... PC版： 手机版：

三星准备于5月推出290层3D NAND 计划于明年提升到430层

三星准备于5月推出290层3D NAND 计划于明年提升到430层 据报道，三星是通过改进闪存层堆叠技术实现 290 层垂直堆叠密度的，这种技术依赖于通过在闪存层中增加存储孔来增加层数。这样做的代价是每个晶圆的数据密度，但增加层数带来了净收益。报道第 9 代 V-NAND 的同一消息来源还称，该公司计划在 2025 年初推出其后续产品第 10 代 V-NAND。第 10 代 V-NAND 闪存预计将达到 430 层，比第 9 代 V-NAND 闪存增加 140 层（第 9 代 V-NAND 闪存比上一代增加 54 层）。这将使三星与其竞争对手 Kioxia、SK Hynix、美光科技和 YMTC 重新走上正轨，向 2030 年实现 1000 层 3D NAND 闪存的宏伟目标发起冲击。 ... PC版： 手机版：

得益于Kioxia的1000层NAND计划 SSD的大规模密度提升指日可待

得益于Kioxia的1000层NAND计划 SSD的大规模密度提升指日可待 日本媒体 PC Watch 对 Kioxia 的预测进行了报道，该预测从过去的趋势出发，对现有的 NAND 单元技术进行了改进。该公司预计，三年后 NAND 芯片密度将达到 100 Gbit/mm²，存储单元层数将达到 1000 层。要实现这一目标，必须保持每年 1.33 倍的增长速度。3D NAND 的层数在迅速增加，从 2014 年的 24 层增加到 2022 年的 238 层，在不到十年的时间里增加了十倍。去年，SK Hynix 甚至展示了 321 层 1 Tb TLC 4D NAND 芯片样品。然而，要达到四位数的层数并非易事。据存储新闻网站Blocks & Files 报道，利用 3D NAND 实现更高密度并不仅仅是在芯片上增加层数。每一层都需要一个外露的边缘来实现存储单元之间的连接，从而形成一个类似楼梯的芯片外形。因此，随着层数的增加，阶梯结构所消耗的面积也会大幅增加，从而抵消了部分密度的提升。为了弥补这一不足，存储器制造商需要在垂直和横向上缩小 NAND 单元，同时过渡到 QLC NAND，与目前的 TLC 技术相比，每个单元封装 4 位。随着层数的增加，通道电阻和信号噪声也会成为成长的烦恼。虽然 Kioxia 对这些技术障碍提出了合理的解决方案，但在财务方面，这种积极推进的可行性仍然是一个迫在眉睫的问题。据报道，Kioxia 的生产合作伙伴西部数据（Western Digital）对 NAND 晶圆厂成本膨胀超过收入增长表示担忧。两家公司已经发布了拥有 218 层的 BiCS 8 技术，并讨论了多达 400 多层的 BiCS 9 和 10 技术。不过，1000 层节点似乎是一个雄心勃勃的长期目标，可能会考验西部数据对大量晶圆厂投资的胃口。Kioxia 将采取何种措施来实现其内存密度梦想，我们拭目以待。这家制造商目前正与三星公司展开激烈竞争，因此 1000 层的目标非常有利可图。与西部数据就未来 NAND 扩展节点的速度和时间进行的艰难谈判可能还在后面。 ... PC版： 手机版：

DRAM，走向3D

DRAM，走向3D 早前的DRAM可以满足业界需求，但随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入了瓶颈期。从技术角度上看，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，这意味着一片芯片能实现更高的内存容量。目前DRAM芯片工艺已经突破到了10nm级别。虽然10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰、传感裕度等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。据Tech Insights分析，通过增高电容器减小面积以提高位密度（即进一步减小单位存储单元面积）的方法即将变得不可行。上图显示，半导体行业预计能够在单位存储单元面积达到约10.4E-4µm2前（也就是大约2025年）维持2D DRAM架构。之后，空间不足将成为问题，这将提升对垂直架构，也就是3D DRAM的需求。另一方面，随着数据量爆炸性增长，尤其是云计算、人工智能、大数据分析等领域对高速、大容量、低延迟内存的需求持续攀升，市场对更高密度、更低功耗、更大带宽的DRAM产品有着强烈需求。在市场需求和技术创新的驱动下，3D DRAM成为了业界迫切想突破DRAM工艺更高极限的新路径。3D DRAM，迎来新进展传统的内存单元数组与内存逻辑电路分占两侧的2D DRAM存储相比，3D DRAM是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。采用3D DRAM结构可以加宽晶体管之间的间隙，减少漏电流和干扰。3D DRAM技术打破了内存技术的传统范式。这是一种新颖的存储方法，将存储单元堆叠在逻辑单元之上，从而在单位芯片面积内实现更高的容量。3D DRAM的优势不仅在于容量大，其数据访问速度也快。传统的DRAM在读取和写入数据时需要经过复杂的操作流程，而3D DRAM可以直接通过垂直堆叠的存储单元读取和写入数据，极大地提高了访问速度。此外，3D DRAM还具有低功耗、高可靠性等特点，使其在各种应用场景中都具有显著优势。十多年来，业界一直致力于这个方向，特别是受到3D NAND商业和功能成功的推动。迄今为止，许多3D DRAM概念已经提出并申请了专利，一些主要DRAM厂商正在进行晶圆级测试。3D DRAM技术的专利族趋势，2009年- 2023年预测走势图能看到，自2019年以来，美国申请的专利数量急剧增加，这或许意味着3D DRAM正在迎来新的进展。行业主要厂商正在逐渐加大对3D DRAM技术的开发投入，并且通过专利保护的方式为未来的市场竞争和技术主导权做准备。这种策略反映出3D DRAM技术的战略重要性和潜在的巨大商业价值。厂商，竞逐3D DRAM三星电子雄心勃勃，加速3D DRAM商业化自2019年以来，三星电子一直在进行3D DRAM的研究，并于同年10月宣布了业界首个12层3D-TSV技术。2021年，三星在其DS部门内建立了下一代工艺开发研究团队，专注3D DRAM领域研究。2022年，三星准备通过逻辑堆叠芯片SAINT-D解决DRAM堆叠问题，该设计旨在将8个HBM3芯片集成在一个巨大的中介层芯片上。图源：三星官网2023年5月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产4F2结构DRAM。由于DRAM单元尺寸已达到极限，三星想将4F2应用于10nm级工艺或更先进制程的DRAM。据报道，如果三星的4F2 DRAM存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有6F2 DRAM存储单元减少约30%。同年10月，三星电子宣布计划在下一代10nm或更低的DRAM中引入新的3D结构，旨在克服3D垂直结构缩小芯片面积的限制并提高性能，将一颗芯片的容量增加100G以上。今年早些时候，三星电子还在美国硅谷开设了一个新的R&D研究实验室，专注于下一代3D DRAM芯片的开发。能看到，三星电子聚焦3D DRAM市场，一直在开发新技术。在近日举行的Memcon 2024上，三星电子再次公布了其关于3D DRAM开发的雄心勃勃计划，并明确表示将在2030年前实现这一技术的商业化。图源 Semiconductor Engineering三星电子副社长李时宇在会上详细介绍了4F2 Square VCT DRAM及3D DRAM的研发进展，显示出三星在紧凑型高密度内存领域的领先地位。4F2 Square VCT DRAM是一种基于VCT（垂直沟道晶体管）技术的紧凑型DRAM设计。上文提到，4F2 Square VCT DRAM通过垂直堆叠技术，将DRAM单元尺寸比现有的6F2 Square DRAM减少约30%，在提高能效的同时大幅降低了单元面积。然而，实现这一技术并非易事。三星指出，4F2 Square VCT DRAM的开发需要极高的制造精度和更优质的生产材料，还需要解决新材料的应用问题，如氧化沟道材料和铁电体的研发。相较于在DRAM单元结构上向z方向发展的VCT DRAM，三星电子还聚焦在VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆叠单元阵列晶体管）DRAM上，该技术类似3D NAND一样堆叠多层DRAM。除通过堆叠提升容量外，VS-CAT DRAM 还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到 VS-CAT DRAM成品。据悉，目前三星电子已在内部实现了16层堆叠的VS-CAT DRAM。三星电子还在会议上探讨了将BSPDN背面供电技术用于3D DRAM内存的可能性，认为该技术有助于于未来对单个内存bank的精细供电调节。尽管东京电子预测VCT DRAM的商用化要到2027年才能实现，但三星内部对3D DRAM的商业化充满信心，计划在2025年内部发布4F2 Square工艺，并逐步推进3D DRAM的研发，预计在2030年之前推出市场。SK海力士：聚焦3D DRAM新一代沟道材料SK海力士也在积极研发3D DRAM。SK海力士表示，3D DRAM可以解决带宽和延迟方面的挑战，并已在2021年开始研究。据韩媒Business Korea去年的报道，SK海力士提出了将IGZO作为3D DRAM的新一代沟道材料。IGZO是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质IGZO和晶化IGZO。其中，晶化IGZO是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，SK海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的DRAM芯晶体管，改善DRAM的刷新特性。据透露，SK海力士将会在今年披露3D DRAM电气特性的相关细节，到时候公司将会明确3D DRAM的发展方向。美光：专利数量遥遥领先3D DRAM领域的技术竞争正在加剧。据TechInsights称，美光在2019年就开始了3D DRAM的研究工作。截止2022年8月，美光已获得了30多项3D DRAM专利。相比之下，美光专利数量是三星和SK海力士这两家韩国芯片制造商的两三倍。在2022年9月接受采访的时候，美光公司确认正在探索3D DARM的方案。美光表示，3D DRAM正在被讨论作为继续扩展DRAM的下一步。为了实现3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。美光的3D DRAM方案，网上并没有看到太多介绍。不过据Yole强调，美光提交了与三星电子不同的3D DRAM专利申请。美光的方法是在不放置Cell的情况下改变晶体管和电容器的形状。除此以外，Applied Materials和Lam Research等全球半导体设备制造商也开始开发与3D DRAM相关的解决方案。NEO：推出3D X-DRAM技术除了存储三巨头之外，还有行业相关公司也在进行3D DRAM的开发。例如，美国存储器技术公司NEO Semiconductor推出了一种名为3D X-DRAM的技术，旨在克服DRAM的容量限制。3D X-DRAM的单元阵列结构类似于3D NAND Flash，采用了FBC（无电容器浮体单元）技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。图源：NE... PC版： 手机版：

SK海力士量产全球最尖端321层NAND闪存

SK海力士量产全球最尖端321层NAND闪存 韩国半导体巨头SK海力士11月21日发布消息称，已开始量产用于存储数据的 NAND 闪存的321层产品。预计将用于面向人工智能的数据中心和“边缘AI”等领域。自2025年上半年开始交货。此前最尖端的 NAND 闪存为238层。与238层相比，321层的数据传输速度提高了12%，读取数据时的电力效率也提高10%以上。单位芯片面积的数据容量也增加59%。NAND 闪存被用于智能手机和数据中心。SK使用了4D技术，集成度比属于业界标准的3D (3维) 更高，实现了321层。SK表示：“没有发现其他公司超过300层的产品”。 日经新闻-电报频道- #娟姐新闻:@juanjienews

铠侠计划在2031年批量生产超过1000层堆叠的3D NAND闪存

铠侠计划在2031年批量生产超过1000层堆叠的3D NAND闪存 至于使用什么样的新技术、新工艺才能达到1000多层，铠侠没有明说。目前堆叠层数最多的闪存技术来自SK海力士，达到了321层，不过要到2025年上半年才能量产。有趣的是，三星方面此前声称，计划在2030年实现1000层闪存(SSD容量也规划到了1000TB)，不知道和铠侠谁能最先做到。三星的V-NAND已经推进到第九代，将在明年初量产，基于双堆栈架构，可达成业界最高堆叠层数，预计超过300层，再往后的第十代则会达到430层左右。 ... PC版： 手机版：