铠侠计划在2031年批量生产超过1000层堆叠的3D NAND闪存

铠侠计划在2031年批量生产超过1000层堆叠的3D NAND闪存 至于使用什么样的新技术、新工艺才能达到1000多层，铠侠没有明说。目前堆叠层数最多的闪存技术来自SK海力士，达到了321层，不过要到2025年上半年才能量产。有趣的是，三星方面此前声称，计划在2030年实现1000层闪存(SSD容量也规划到了1000TB)，不知道和铠侠谁能最先做到。三星的V-NAND已经推进到第九代，将在明年初量产，基于双堆栈架构，可达成业界最高堆叠层数，预计超过300层，再往后的第十代则会达到430层左右。 ... PC版： 手机版：

铠侠公布3D NAND闪存发展蓝图 计划2027年实现1000层堆叠

铠侠公布3D NAND闪存发展蓝图 计划2027年实现1000层堆叠 在3D NAND闪存技术的竞赛中，铠侠展现出了对层数挑战的坚定决心，其目标似乎比三星更为激进。三星虽也计划在2030年之前推出超过1000层的先进NAND闪存芯片，并计划引入新型铁电材料来实现这一目标，但铠侠却更早地设定了具体的实现时间表。去年，铠侠推出了BiCS8 3D NAND闪存，其层数高达218层，采用1Tb三层单元（TLC）和四层单元（QLC）技术，并通过创新的横向收缩技术，成功将位密度提高了50%以上。若要实现2027年1000层堆叠的宏伟目标，铠侠可能会进一步探索五层单元（PLC）技术的应用。值得注意的是，提高3D NAND芯片的密度并非仅仅意味着增加层数，更涉及到制造过程中可能遇到的一系列新问题和技术挑战。 ... PC版： 手机版：

三星宣布启动首批第九代V-NAND闪存量产

三星宣布启动首批第九代V-NAND闪存量产 据悉，第九代V-NAND闪存凭借其超小的单元尺寸和极致的叠层厚度，实现了比上一代产品高约50%的位密度。新技术的运用，如单元干扰避免和单元寿命延长，不仅提升了产品的质量和可靠性，而且通过消除虚通道孔显著减少了存储单元的平面面积。此外，三星展现了其在制造工艺上的卓越能力，通过采用先进的“通道孔蚀刻”技术，该技术能够在双层结构中同时钻孔，达到业界最高的单元层数，从而最大限度地提高了生产效率。随着闪存单元层数的增加，对更复杂蚀刻技术的需求也日益凸显。值得一提的是，第九代V-NAND还配备了新一代的NAND闪存接口“Toggle 5.1”，使数据传速速度提升了33%，最高可达到每秒3.2Gbps。同时，三星还计划通过增强对PCIe 5.0的支持来进一步巩固在高性能固态硬盘市场的地位。与上一代相比，第九代V-NAND还在低功耗设计上取得了显著进步，功耗降低了10%，这一改进使得新型闪存成为未来低能耗应用的理想选择。目前，三星已经开始了第九代1Tb TLC V-NAND的量产，并计划在今年下半年推出四层单元（QLC）的第九代V-NAND产品。 ... PC版： 手机版：

任天堂Switch 2可能使用三星第五代V-NAND 读取速度达1.4GB/s

任天堂Switch 2可能使用三星第五代V-NAND 读取速度达1.4GB/s 在主要成就中，这位前三星员工还列出了由三星存储器第五代 V-NAND 闪存驱动的安全增强型 eMMC 卡的开发，这似乎不仅与用于未指定任天堂游戏卡的 NAND 闪存控制器设备相吻合，而且还与其他一些信息相吻合，如创新未指定专有硬件的安全性和设计新的 PUF IP（物理不可克隆功能）。任天堂 Switch 2 需要比上一代产品更快的读取速度并不完全令人惊讶，但任天堂使用三星第 5 代 V-NAND 仍然是个好消息，尽管以今天的标准来看，这已经是有些过时的技术了，因为三星正在开发第 9 代和第 10 代 V-NAND，后者计划于 2025 年发布。不过，第 5 代产品高达 1.4 GB/s 的速度对于任天堂的游戏来说应该绰绰有余，至少比前一代产品有了很大的提升。关于 Nintendo Switch 2的细节人们所知甚少，只知道它将再次采用NVIDIA硬件。据说，T239 芯片将支持英伟达 DLSS 和光线重构等功能，这将使它成为市场上光线追踪能力最强的游戏系统。 ... PC版： 手机版：

3D NAND原厂技术比拼 哪家垂直单元效率更高？

3D NAND原厂技术比拼 哪家垂直单元效率更高？ 传统的NAND闪存单元采用平面晶体管结构，包括控制栅极（Control Gate）和浮动栅极（Float Gate）。通过向单元施加电压，电子在浮动栅极中存储和移除。多年来，供应商将平面 NAND 的单元尺寸从 120nm 缩小到 1xnm 节点，使容量增加了 100 倍。然而，当单元尺寸达到了 14nm 的极限，这意味着该技术不再可扩展，由此NAND原厂纷纷转向3D NAND，以实现超过 2D NAND 结构的数据密度，并能够在更新一代的技术节点上制造。具体来说，平面 NAND 由带有存储单元的水平串组成，而在 3D NAND 中，存储单元串被拉伸、折叠并以“U 形”结构垂直竖立。实际上，这些单元以垂直方式堆叠以缩放密度，因此，3D NAND存储单元有多个层级。3D NAND的层数描述了堆叠在一起的字线（Word Line）数量。在这些字线层上切出一个垂直柱，柱子与每条字线的交点代表一个物理单元。也就是说，每个 3D NAND 存储单元都类似于一个微小的圆柱形结构。每个微小单元由中间的垂直通道和结构内部的电荷层组成，通过施加电压，电子可以进出绝缘电荷存储膜，然后读取信号。平面 NAND 在每个节点上都减小了单元尺寸， 3D NAND 则采用了更宽松的工艺，大约在 30nm 到 50nm 之间。3D NAND 内存容量的扩展主要是通过添加垂直层来实现的，在这种3D NAND结构中，单元密度会随着堆栈中层数的增加而增加。然后，每隔一到两年，供应商就会从一代技术迁移到下一代技术。根据研究数据显示，供应商平均每代 3D NAND 都会增加 30% 至 50% 的层数，而每一代新的芯片将会增加 10% 至 15% 的晶圆成本。这也使得NAND 的每bit成本能够平均以每年约20%幅度降低。现在，超过200层的TLC NAND 产品已经逐渐成为主流，比如三星236层NAND 、SK 海力士 238层NAND、美光 232层NAND 、YMTC 232层NAND。此外还有一些接近200层的厂商，比如铠侠（KIOXIA）和西部数据的 112层/162层NAND 和 Solidigm 的 144层/ 192层 (FG) NAND。Techinsights从 SK 海力士 2TB SSD PC811 HFS002TEM9X152N (设备：H25T3TDG8C-X682) 中提取了 SK 海力士 238L 512 Gb 3D NAND 芯片，该芯片尺寸为 34.56mm2，位密度为 14.81 Gb/mm2。谈到 3D NAND 单元效率，垂直单元效率 (VCE，vertical cell efficiency) 对于 NAND 单元工艺、设计、集成和设备操作而言非常重要。随着堆叠的总栅极数量的增加，单元 VC（vertical cell）孔高度也会增加。为了降低 VC 高度和纵横比，其中一种方法是通过减少虚拟栅极（dummy gates）、通过栅极（passing gates）和选择栅极（select gates）的数量来提高垂直单元效率。垂直单元效率可以用总栅极中active cell 的百分比来定义，也就是用active WL （Word Line）除以集成的总栅极数来计算。垂直单元效率越高，工艺集成度越高，纵横比越低，整体效率越高。VCE可定义为活跃单元占总栅极的比例，即Active WL 数量除以总集成栅极数量 x 100%。例如，一个NAND串由Active WL、通道WL（含dummy WL）和选择器（源极/漏极）组成。若其包含96个Active WL和总计115个栅极，则VCE为83.5%，计算方法为96/115×100%。VCE越高，对工艺集成越有利，能实现更低的纵横比和更高的生产效率。Techinsights发现，在多代 3D NAND 产品中，三星始终以最高的垂直单元效率领跑行业。他们最新的多层V-NAND 在前几代以高效著称的基础上，拥有令人印象深刻的垂直单元效率。美光和YMTC也在其产品中展示了强劲的垂直单元效率数据，这反映出它们在减少虚拟栅极、通过栅极和选择栅极数量方面取得了显著进步，从而优化了垂直单元效率。△3D NAND 垂直单元效率趋势总结来看，三星每一代产品的VCE都是最高的，比如采用单层结构的128层是94.1%，176层COP V-NAND是92.1%，236层2nd COP V-NAND是94.8% 。YMTC的232层Xtacking 3.0的VCE是91.7%，美光232层是91%。铠侠162层的VCE稍低一些，为88%。SK海力士238层共有259个门，VCE为91.9%，仍然低于三星的236L。 ... PC版： 手机版：

得益于Kioxia的1000层NAND计划 SSD的大规模密度提升指日可待

得益于Kioxia的1000层NAND计划 SSD的大规模密度提升指日可待 日本媒体 PC Watch 对 Kioxia 的预测进行了报道，该预测从过去的趋势出发，对现有的 NAND 单元技术进行了改进。该公司预计，三年后 NAND 芯片密度将达到 100 Gbit/mm²，存储单元层数将达到 1000 层。要实现这一目标，必须保持每年 1.33 倍的增长速度。3D NAND 的层数在迅速增加，从 2014 年的 24 层增加到 2022 年的 238 层，在不到十年的时间里增加了十倍。去年，SK Hynix 甚至展示了 321 层 1 Tb TLC 4D NAND 芯片样品。然而，要达到四位数的层数并非易事。据存储新闻网站Blocks & Files 报道，利用 3D NAND 实现更高密度并不仅仅是在芯片上增加层数。每一层都需要一个外露的边缘来实现存储单元之间的连接，从而形成一个类似楼梯的芯片外形。因此，随着层数的增加，阶梯结构所消耗的面积也会大幅增加，从而抵消了部分密度的提升。为了弥补这一不足，存储器制造商需要在垂直和横向上缩小 NAND 单元，同时过渡到 QLC NAND，与目前的 TLC 技术相比，每个单元封装 4 位。随着层数的增加，通道电阻和信号噪声也会成为成长的烦恼。虽然 Kioxia 对这些技术障碍提出了合理的解决方案，但在财务方面，这种积极推进的可行性仍然是一个迫在眉睫的问题。据报道，Kioxia 的生产合作伙伴西部数据（Western Digital）对 NAND 晶圆厂成本膨胀超过收入增长表示担忧。两家公司已经发布了拥有 218 层的 BiCS 8 技术，并讨论了多达 400 多层的 BiCS 9 和 10 技术。不过，1000 层节点似乎是一个雄心勃勃的长期目标，可能会考验西部数据对大量晶圆厂投资的胃口。Kioxia 将采取何种措施来实现其内存密度梦想，我们拭目以待。这家制造商目前正与三星公司展开激烈竞争，因此 1000 层的目标非常有利可图。与西部数据就未来 NAND 扩展节点的速度和时间进行的艰难谈判可能还在后面。 ... PC版： 手机版：