中国科研团队完成新型光刻胶技术初步验证 为EUV光刻胶开发做技术储备

中国科研团队完成新型光刻胶技术初步验证 为EUV光刻胶开发做技术储备 且光刻显影各步骤所需时间完全符合半导体量产制造中对吞吐量和生产效率的需求。作为半导体制造不可或缺的材料，光刻胶质量和性能是影响集成电路电性、成品率及可靠性的关键因素。但光刻胶技术门槛高，市场上制程稳定性高、工艺宽容度大、普适性强的光刻胶产品屈指可数。当半导体制造节点进入到100nm甚至是10 nm以下，如何产生分辨率高且截面形貌优良、线边缘粗糙度低的光刻图形，成为光刻制造的共性难题。该研究成果有望为光刻制造的共性难题提供明确的方向，同时为EUV光刻胶的着力开发做技术储备。上述具有自主知识产权的光刻胶体系在产线上完整了初步工艺验证，并同步完成了各项技术指标的检测优化，实现了从技术开发到成果转化的全链条打通。 ... PC版： 手机版：

韩国研究团队开发出一种亚纳米晶体管的生长方法

韩国研究团队开发出一种亚纳米晶体管的生长方法 半导体器件的尺寸取决于栅电极的宽度和效率。由于光刻技术的限制，目前的制造工艺无法将栅极长度控制在几纳米以下。为了解决这个问题，研究小组使用二硫化钼的镜像孪生边界（MTB）作为栅极电极，这种1D金属的宽度只有0.4纳米。IBS 团队通过在原子水平上改变二维半导体的晶体结构，实现了一维 MTB 金属相。国际器件与系统路线图（IRDS）预测，到2037年，半导体技术将达到约0.5纳米，晶体管栅极长度将达到12纳米。研究团队的晶体管显示，其沟道宽度小至 3.9 纳米，超过了这一预测。基于 1D MTB 的晶体管在电路性能方面也具有优势。与当前一些在高度集成电路中面临寄生电容问题的技术（FinFET 或 GAA）不同，这种新型晶体管由于结构简单、栅极宽度小，可以最大限度地减少此类问题。 ... PC版： 手机版：

香港城大研究人员找到开发性能卓越的多功能电子器件的新方法

香港城大研究人员找到开发性能卓越的多功能电子器件的新方法 电子元件（包括晶体管）的微型化已经达到了一个瓶颈，给半导体的生产带来了障碍。然而，由香港城市大学（城大）材料科学专家领导的一组研究人员推出了一种新方法，利用由混合维纳米线和纳米薄片制成的晶体管，制造出多功能、高性能的电子元件。这一突破有助于简化芯片电路设计，并促进未来灵活而节能的电子设备的发展。近几十年来，随着晶体管和集成电路的不断扩展，已经开始达到物理和经济上的极限，以可控和具有成本效益的方式制造半导体器件已成为一项挑战。晶体管尺寸的进一步扩大增加了漏电流，从而增加了功率耗散。复杂的布线网络也会对功耗产生不利影响。多值逻辑（MVL）已成为克服日益增长的功耗的一项前景广阔的技术。它超越了传统二进制逻辑系统的限制，大大减少了晶体管元件及其互连的数量，从而实现了更高的信息密度和更低的功耗。人们一直致力于构建各种多值逻辑器件，包括反双极晶体管（AAT）。反双极晶体管的突破性进展反双极器件是一类正（空穴）负（电子）电荷载流子都能在半导通道内同时传输的晶体管。然而，现有的反双极型器件主要使用二维或有机材料，这些材料对于大规模半导体器件集成来说并不稳定。此外，它们的频率特性和能效也很少被探索。针对这些限制，香港城市大学协理副校长（企业）兼材料科学与工程学系副系主任何颂贤教授领导的研究团队着手研究开发信息密度更高、互连更少的反双极器件电路，并探索其频率特性。基于 GaAsSb/MoS2 异质结的三元逆变器示意图研究小组采用先进的化学气相沉积技术制造出了一种新型的混合维异质晶体管，它结合了高质量砷化镓锑纳米线和MoS2纳米片的独特性能。革命性的混维晶体管新型反双极性晶体管性能卓越。由于混维GaAsSb/MoS2结具有很强的界面耦合和带状结构排列特性，这种异质晶体管具有突出的反双极传输特性，并能实现跨导翻转。与 CMOS 技术中的传统频率倍增器相比，转导的翻转使频率响应输入的模拟电路信号加倍，从而大大减少了所需器件的数量。何教授说："我们的混维反双极晶体管可以同时实现多值逻辑电路和频率乘法器，这在反双极晶体管应用领域尚属首次。"香港城市大学教授何颂贤多值逻辑特性简化了复杂的布线网络，降低了芯片功耗。器件尺寸的缩小以及结区的缩小使器件既快速又节能，从而实现了高性能的数字和模拟电路。"何教授说："我们的研究结果表明，混合维反双极器件能够实现具有高信息存储密度和信息处理能力的芯片电路设计。迄今为止，半导体行业的大多数研究人员都专注于器件的微型化，以保持摩尔定律的发展。但是，反双极型器件的出现显示了现有基于二进制逻辑的技术的相对优越性。这项研究开发的技术代表着向下一代多功能集成电路和电信技术迈进了一大步。"这项研究还为进一步简化复杂的集成电路设计以提高性能提供了可能。这种混维反双极性器件的跨导翻转功能显示了在数字和模拟信号处理中的广泛应用，包括三元逻辑反相器、先进光电子学和倍频电路。何教授补充说："新的器件结构预示着未来多功能电子技术革命的潜力。"编译来源：ScitechDaily ... PC版： 手机版：

一万亿晶体管GPU将到来 台积电董事长撰文解读

一万亿晶体管GPU将到来 台积电董事长撰文解读 值得一提的是，本文署名作者MARK LIU（刘德音）和H.-S. PHILIP WONG，其中刘德音是台积电董事长。H.-S Philip Wong则是斯坦福大学工程学院教授、台积电首席科学家。在这里，我们将此文翻译出来，以飨读者。以下为文章正文：1997 年，IBM 深蓝超级计算机击败了国际象棋世界冠军Garry Kasparov。这是超级计算机技术的突破性演示，也是对高性能计算有一天可能超越人类智能水平的首次展示。在接下来的10年里，我们开始将人工智能用于许多实际任务，例如面部识别、语言翻译以及推荐电影和商品。再过十五年，人工智能已经发展到可以“合成知识”（synthesize knowledge）的地步。生成式人工智能，如ChatGPT和Stable Diffusion，可以创作诗歌、创作艺术品、诊断疾病、编写总结报告和计算机代码，甚至可以设计与人类制造的集成电路相媲美的集成电路。人工智能成为所有人类事业的数字助手，面临着巨大的机遇。ChatGPT是人工智能如何使高性能计算的使用民主化、为社会中的每个人带来好处的一个很好的例子。所有这些奇妙的人工智能应用都归功于三个因素：高效机器学习算法的创新、训练神经网络的大量数据的可用性，以及通过半导体技术的进步实现节能计算的进步。尽管它无处不在，但对生成式人工智能革命的最后贡献却没有得到应有的认可。在过去的三十年里，人工智能的重大里程碑都是由当时领先的半导体技术实现的，没有它就不可能实现。Deep Blue 采用 0.6 微米和 0.35 微米节点芯片制造技术的混合实现；赢得 ImageNet 竞赛的深度神经网络并开启了当前机器学习时代的设备使了用 40 纳米技术打造的芯片；AlphaGo 使用 28 纳米技术征服了围棋游戏；ChatGPT 的初始版本是在采用 5 纳米技术构建的计算机上进行训练的。；ChatGPT 的最新版本由使用更先进的4 纳米技术的服务器提供支持。所涉及的计算机系统的每一层，从软件和算法到架构、电路设计和设备技术，都充当人工智能性能的乘数。但可以公平地说，基础晶体管器件技术推动了上面各层的进步。如果人工智能革命要以目前的速度继续下去，它将需要半导体行业做出更多贡献。十年内，它将需要一个 1 万亿晶体管的 GPU，也就是说，GPU 的设备数量是当今典型设备数量的 10 倍。AI 模型大小的不断增长，让人工智能训练所需的计算和内存访问在过去五年中增加了几个数量级。例如，训练GPT-3需要相当于一整天每秒超过 50 亿次的计算操作（即 5,000 petaflops /天），以及 3 万亿字节 (3 TB) 的内存容量。新的生成式人工智能应用程序所需的计算能力和内存访问都在持续快速增长。我们现在需要回答一个紧迫的问题：半导体技术如何跟上步伐？从集成器件到集成小芯片自集成电路发明以来，半导体技术一直致力于缩小特征尺寸，以便我们可以将更多晶体管塞进缩略图大小的芯片中。如今，集成度已经上升了一个层次；我们正在超越 2D 缩放进入3D 系统集成。我们现在正在将许多芯片组合成一个紧密集成、大规模互连的系统。这是半导体技术集成的范式转变。在人工智能时代，系统的能力与系统中集成的晶体管数量成正比。主要限制之一是光刻芯片制造工具被设计用于制造不超过约 800 平方毫米的 IC，即所谓的光罩限制（reticle limit）。但我们现在可以将集成系统的尺寸扩展到光刻掩模版极限之外。通过将多个芯片连接到更大的中介层（一块内置互连的硅片）上，我们可以集成一个系统，该系统包含的设备数量比单个芯片上可能包含的设备数量要多得多。例如，台积电的CoWoS（chip-on-wafer-on-substrate ）技术就可以容纳多达六个掩模版区域的计算芯片，以及十几个高带宽内存（HBM）芯片。CoWoS是台积电的硅晶圆上芯片先进封装技术，目前已在产品中得到应用。示例包括 NVIDIA Ampere 和 Hopper GPU。当中每一个都由一个 GPU 芯片和六个高带宽内存立方体组成，全部位于硅中介层上。计算 GPU 芯片的尺寸大约是芯片制造工具当前允许的尺寸。Ampere有540亿个晶体管，Hopper有800亿个。从 7 纳米技术到更密集的 4 纳米技术的转变使得在基本相同的面积上封装的晶体管数量增加了 50%。Ampere 和 Hopper 是当今大型语言模型 ( LLM ) 训练的主力。训练 ChatGPT 需要数万个这样的处理器。HBM 是对 AI 日益重要的另一项关键半导体技术的一个例子：通过将芯片堆叠在一起来集成系统的能力，我们在台积电称之为SoIC (system-on-integrated-chips) 。HBM 由控制逻辑 IC顶部的一堆垂直互连的 DRAM 芯片组成。它使用称为硅通孔 (TSV) 的垂直互连来让信号通过每个芯片和焊料凸点以形成存储芯片之间的连接。如今，高性能 GPU广泛使用 HBM 。展望未来，3D SoIC 技术可以为当今的传统 HBM 技术提供“无凸块替代方案”（bumpless alternative），在堆叠芯片之间提供更密集的垂直互连。最近的进展表明，HBM 测试结构采用混合键合技术堆叠了 12 层芯片，这种铜对铜连接的密度高于焊料凸块所能提供的密度。该存储系统在低温下粘合在较大的基础逻辑芯片之上，总厚度仅为 600 µm。对于由大量运行大型人工智能模型的芯片组成的高性能计算系统，高速有线通信可能会很快限制计算速度。如今，光学互连已被用于连接数据中心的服务器机架。我们很快就会需要基于硅光子学的光学接口，并与 GPU 和 CPU 封装在一起。这将允许扩大能源效率和面积效率的带宽，以实现直接的光学 GPU 到 GPU 通信，这样数百台服务器就可以充当具有统一内存的单个巨型 GPU。由于人工智能应用的需求，硅光子将成为半导体行业最重要的使能技术之一。迈向万亿晶体管 GPU如前所述，用于 AI 训练的典型 GPU 芯片已经达到了标线区域极限（reticle field limit）。他们的晶体管数量约为1000亿个。晶体管数量增加趋势的持续将需要多个芯片通过 2.5D 或 3D 集成互连来执行计算。通过 CoWoS 或 SoIC 以及相关的先进封装技术集成多个芯片，可以使每个系统的晶体管总数比压缩到单个芯片中的晶体管总数大得多。如AMD MI 300A 就是采用这样的技术制造的。AMD MI300A 加速处理器单元不仅利用了CoWoS，还利用了台积电的 3D 技术SoIC。MI300A结合了 GPU 和 CPU内核，旨在处理最大的人工智能工作负载。GPU为AI执行密集的矩阵乘法运算，而CPU控制整个系统的运算，高带宽存储器（HBM）统一为两者服务。采用 5 纳米技术构建的 9 个计算芯片堆叠在 4 个 6 纳米技术基础芯片之上，这些芯片专用于缓存和 I/O 流量。基础芯片和 HBM 位于硅中介层之上。处理器的计算部分由 1500 亿个晶体管组成。我们预测，十年内，多芯片 GPU 将拥有超过 1 万亿个晶体管。我们需要在 3D 堆栈中将所有这些小芯片连接在一起，但幸运的是，业界已经能够快速缩小垂直互连的间距，从而增加连接密度。而且还有足够的空间容纳更多。我们认为互连密度没有理由不能增长一个数量级，甚至更高。GPU 的节能性能趋势那么，所有这些创新的硬件技术如何提高系统的性能呢？如果我们观察一个称为节能性能的指标的稳步改进，我们就可以看到服务器 GPU 中已经存在的趋势。EEP 是系统能源效率和速度（the energy efficiency and speed of a system）的综合衡量标准。过去 15 年来，半导体行业的能效性能每两年就提高了三倍左右。我们相信这一趋势将以历史速度持续下去。它将受到多方面创新的推动，包括新材料、器件和集成技术、极紫外（EUV）光刻、电路设计、系统架构设计以及所有这些技术元素的共同优化等。特别是，EEP 的增加将通过我们在此讨论的... PC版： 手机版：

ASML首台高数值孔径EUV光刻机已创下新的芯片制造密度记录

ASML首台高数值孔径EUV光刻机已创下新的芯片制造密度记录 他概述了一项计划，通过大幅提高未来 ASML 工具的速度到每小时 400 到 500 个晶圆 (wph)，这是目前 200 wph 峰值的两倍多，从而降低 EUV 芯片制造成本。他还为 ASML 未来的 EUV 工具系列提出了一种模块化统一设计。Van der Brink 表示，经过进一步调整，ASML 现已使用其开创性的高数值孔径 EUV 机器打印出 8nm 密集线条，这是专为生产环境设计的机器的密度记录。这打破了该公司在 4 月初创下的记录，当时该公司宣布已使用位于荷兰费尔德霍芬 ASML 总部与 imec 联合实验室的开创性高 NA 机器打印出 10nm 密集线条。从长远来看，ASML 的标准低 NA EUV 机器可以打印 13.5nm 的临界尺寸（CD可以打印的最小特征），而新的High NA EXE:5200 EUV 工具旨在通过打印 8nm 特征来制造更小的晶体管。因此，ASML 现在已经证明其机器可以满足其基本规格。“今天，我们已经取得了进展，能够显示创纪录的 8nm 成像，在整个视野范围内得到校正，但也有一定程度的重叠，”Van der Brink 说道，“顺便说一句，这不是完美的数据，但它只是为了向你展示进展。今天，我们有信心，凭借High NA 技术，我们将能够在未来的时间里跨越到终点线。”这一里程碑代表了 10 多年的研发和数十亿欧元投资的成果，但仍有更多工作要做，以优化系统并为主要芯片制造商的大规模生产做好准备。这项工作已经在荷兰开始，而英特尔是已知唯一一家已经完全组装High NA 系统的芯片制造商，它正紧随 ASML 的脚步，在俄勒冈州的 D1X 工厂投入运营自己的机器。英特尔将首先将其 EXE:5200 High NA 机器用于研发目的，然后将其投入生产 14A 节点。Van der Brink 还再次提出了一种新的超数值孔径 EUV 机器，但尚未对该机器做出最终决定ASML 似乎正在衡量行业兴趣，但只有时间才能证明它是否会实现。当今的标准 EUV 机器使用波长为 13.5nm 且数值孔径 (NA收集和聚焦光的能力的量度) 为 0.33 的光。相比之下，新的高数值孔径机器使用相同的光波长，但采用 0.55 NA 来打印更小的特征。Van der Brink 提出的超数值孔径系统将再次使用相同波长的光，但将 NA 扩大到 0.75，以能够打印更小的特征。我们不确定提议的临界尺寸，但上面的 ASML 晶体管时间线显示它正在 16nm 金属间距（A3 节点）处拦截并延伸到 10nm（A2 以下节点）。根据上述路线图，Hyper-NA 可能适用于单次曝光 2DFET 晶体管，但目前尚不清楚使用 High-NA 和多重曝光是否也能产生如此精细的间距。如您在上面的第一张幻灯片中看到的，这台机器要到 2033 年左右才会问世。今天的 High-NA 机器已经花费了大约 4 亿美元。由于需要更大、更先进的镜子和改进的照明系统，Hyper-NA 将是一个更昂贵的选择。与其前代产品一样，Hyper-NA 的目标是通过单次曝光打印更小的特征，以避免多重曝光技术（同一区域的多次曝光），这些技术往往会增加芯片制造过程的时间和步骤，同时也会增加出现缺陷的可能性，所有这些都会增加成本。Van Der Brink 表示，继续开发光刻机和先进掩模将是提高印刷特征分辨率的关键。Hyper-NA 还将使用改进的照明系统以获得最佳效果。ASML 没有详细说明，但可以合理地认为，改进后的照明器将与更高功率的光源配对，以帮助增加剂量，以抵消 0.75 NA 使用的更高镜面角度并提高产量。Van der Brink 还提议将公司未来机器的产量从目前的约 200 wph 提高到未来的 400 到 500 wph。这是 ASML 可以控制成本的另一个杠杆，从而对抗每一代新芯片中每个晶体管价格上涨的趋势。为了加快开发速度并降低成本，ASML 已经使用其现有的Low NA Twinscan NXE:3600 EUV 机器作为其新High NA 机器的构建模块。ASML 的Low NA 型号采用模块化设计，使该公司能够利用成熟的技术和模块为其新工具服务，并且该公司只在需要时添加新模块。但是，还有更多优化空间。Van der Brink 认为，在未来十年内，该公司在创建新工具时将加倍采用模块化设计理念。拟议的长期路线图显示，Low NA、High NA 和Hyper NA 都具有越来越通用的模块化平台和共享组件。这种设计是 ASML 可以控制成本的另一个杠杆。芯片行业似乎拥有通过使用Low NA 和High NA 工具构建的全栅极 (GAA) 和互补场效应晶体管 (CFET) 的坚实未来发展跑道，但除了超 NA 之外，还没有真正的候选者站出来可能实现未来几代工艺节点技术。与往常一样，成本是关键因素，但 ASML 显然已经在考虑如何让 Hyper-NA 定价方程对其客户更具吸引力。台积电改变心意？台积电先前一再表示，阿斯麦（ ASML）的高数值孔径极紫外光机台（High-NA EUV），太过昂贵，2026年前使用没有太大的经济效益，但日前台积电总裁魏哲家密访ASML总部，让外界不禁猜测，台积电是否改变心意。综合科技媒体wccftech和韩媒BusinessKorea报导，消息人士指出，魏哲家缺席23日登场的台积电2024年技术论坛台湾场，于26日造访了ASML荷兰总部，以及工业雷射公司创浦（TRUMPF）的德国总部。金融分析师奈斯泰德（Dan Nystedt） 28日在X平台发文写道，台积电似乎加入了追逐下一世代EUV设备之战，即High-NA EUV机台，理由是魏哲家访问ASML与雷射供应商创浦，而非参与在台湾举行的技术论坛。业界推断，魏哲家的到访，显示台积电想买High-NA EUV，此种设备对2纳米以下制程极为关键。ASML去年底已出货首台High-NA EUV给英特尔。分析指出，台积电管理层似乎决定拜访ASML，确保全球半导体的主导地位。台积电原本打算2026年下半量产1.6纳米制程后，再导入High-NA EUV。High-NA EUV 设备报价高达3.8亿美元，约新台币123亿元，较EUV高出逾一倍。台积电的竞争对手英特尔和三星电子，都已有所行动。英特尔想借着High-NA EUV，达到难以超越的领先优势。最先出货的几台High-NA EUV，都送往英特尔的晶圆代工部门。英特尔想先在1.8纳米试用此种设备，之后正式导入于1.4纳米制程。三星集团会长李在镕则已在4月亲访ASML关键伙伴蔡司的德国总部，拜会ASML执行长傅凯与蔡司执行长兰普雷希特，以强化三方的半导体联盟。 ... PC版： 手机版：

1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸

1.6nm、晶圆级超级封装、硅光子集成...台积电北美6大技术王炸     研究机构TechInsights报告显示，台积电2023年总销售额达到692.76亿美元，成为全球半导体产业冠军。摩根大通（小摩）、摩根士丹利等金融服务机构均对台积电的后续发展给出乐观预测，小摩在最新报告中认为，台积电在技术创新和先进封装领域的领先地位，以及在AI时代的关键作用，通过一系列技术突破，有望在未来几年继续保持在半导体产业的领先地位。以下为台积电在2024北美论坛公布的六大半导体技术：A16 1.6nm制程技术台积电A16制程节点是其首个整合纳米片晶体管（nanosheet）以及背面供电技术“Super Power Rail”的节点，特别适合高性能计算（HPC）及人工智能（AI）应用，是台积电N2P制程的迭代。根据台积电此前公布的路线图，N2、N2P 2nm节点定于2025年量产，A16预计将于2026年下半年量产。与2nm N2P节点相比，A16提高了晶体管密度和能效，在相同Vdd（正电源电压）下可实现8~10%的速度提升；在相同速度下，功耗可以降低15~20%。该技术可以帮助数据中心计算芯片实现1.07~1.10倍的芯片密度。台积电在北美峰会同时宣布A14工艺节点，预计将采用第二代纳米片晶体管以及更先进的背面供电网络，有望在2027~2028年开始生产，预计不会采用High NA EUV光刻机。根据路线图，台积电1nm制程A10已在规划中。消息人士于2024年1月透露，台积电将更先进制程的1nm晶圆厂规划在嘉义科学园区，已派人前往目标地块勘测。这一选址离嘉义高铁站车程仅七分钟，往北串起台积电中科、竹科厂，往南串连南科厂及高雄厂，便于工程师通勤交流。NanoFlex创新纳米片晶体管台积电即将推出的N2制程工艺将采用NanoFlex创新纳米片晶体管技术，这是该公司在设计与技术协同优化方面的又一突破。NanoFlex为N2制程标准单元提供设计灵活性，其中短小晶体管单元可实现更小的面积和更高能效，而高单元则最大限度提高性能。客户能够在同一设计内优化小单元和大单元的组合，调整设计，以达到最佳功耗、性能和面积平衡。N4C制程技术台积电宣布推出N4C技术，是N4P的迭代，可降低8.5%的芯片成本，计划于2025年量产。该技术提供具有高效面积利用率的基础IP和设计规则，与广泛应用的N4P兼容，缩小芯片尺寸并提高良率，为客户提供高性价比选择。CoWoS、SoIC和系统级晶圆（TSMC-SoW）台积电表示，CoWoS先进封装已成为AI芯片的关键技术，被广泛采用，允许客户将更多的处理器内核与HBM高带宽存储堆叠封装在一起。与此同时，集成芯片系统（SoIC）已成为三维芯片堆叠的领先解决方案，客户正越来越多地将CoWoS与SoIC及其他组件搭配使用，以实现最终的系统级封装（SiP）集成。台积电宣布推出CoW-SoW封装技术（TSMC-SoW），基于台积电于2020年推出的InFO-SoW晶圆上系统集成技术迭代而成。通过晶圆级系统集成封装技术（SoW），可以在单片12英寸晶圆上制造大型芯片阵列，提供更强算力的同时，减少空间占用，并将每瓦性能提升多个数量级。此前特斯拉的Dojo D1超级芯片，就利用台积电的此类工艺实现，利用单片晶圆实现强大算力。据悉，特斯拉自研的Dojo D1超级芯片采用台积电7nm制程，并结合InFO-SoW先进封装、垂直供电结构制造而成，用于训练自动驾驶汽车AI大模型。参数方面，每个模组包含5×5总计25颗芯片，每个单芯片包含高达354个核心，因此片上SRAM换从总计达11GB，算力9050TFLOPS。台积电表示，首款SoW产品基于集成扇出型封装（InFO）技术的纯逻辑晶圆已投入生产。利用CoWoS技术的CoW-SoW晶圆预计将于2027年问世，届时将可以集成SoIC、HBM和其他组件，创建强大的单晶圆级系统，其计算能力可以与整个机架甚至整个服务器相媲美。这类芯片将拥有巨大的面积，可以集成四个SoIC芯片+12个HBM存储芯片以及额外的I/O芯片，功率可达数千瓦。硅光子集成COUPE台积电正在开发紧凑型通用光子引擎（COUPE）技术，以支持人工智能热潮带来的数据传输爆发式增长。COUPE采用SoIC-X芯片堆叠技术，在硅光子芯片堆叠电子芯片，并保证两片芯片之间最低的传输阻抗，能效比传统堆叠方式更高。台积电计划在2025年将COUPE技术用于小尺寸插拔式设备，速度可达1.6Tbps，相比当前最先进的800G以太网成倍提升。2026年，台积电将其整合入CoWoS封装中，作为共同封装光学器件（CPO）直接将光学连接引入封装中，这样可以实现高达6.4Tbps的速度。第三个迭代版本有望进一步改进，速度翻倍至12.8Tbps。汽车芯片先进封装继2023年推出N3AE“Auto Early”制程后，台积电将继续通过整合先进芯片和先进封装，满足汽车客户对更高算力的需求，以及车规级认证的要求。台积电正在为高级辅助驾驶系统（ADAS）、车辆控制和车载中央计算机等应用开发InFO-oS和CoWoS-R解决方案，目标是在2025年第四季度之前获得AEC-Q100 2级认证。日前台积电法说会之后，大摩预计台积电Q2营收将环比增长5%~7%，并给出860元新台币的目标股价预测。小摩预测台积电今年毛利率维持在52%~54%区间，预计今年年底3nm产能将达到10万片规模，明年将增加到15万片，并给出900元新台币的目标股价。小摩同时预计，台积电在未来3~4年内，在AI芯片的市场占有率仍将维持在90%以上，到2027年AI相关收入占比将升至总营收的25%。台积电法说会、多场技术论坛过后，给市场释出稳健信号，包括花旗银行、美银证券、瑞银在内的金融机构，均对台积电给出全年营收增长的预测。在人工智能市场需求持续增长的带动下，以及美日芯片工厂新产能的释放，预计台积电未来几年将持续领衔全球半导体产业，并凭借技术实力保持AI芯片领域的龙头地位。 ... PC版： 手机版：