三星：2025年量产2nm工艺 2027年挺进1.4nm

三星：2025年量产2nm工艺 2027年挺进1.4nm 据悉，三星第一代2nm工艺SF2将于明年准备就绪，最先进的2nm工艺节点SF2Z将于2027年量产商用，它采用先进的后端供电网络（BSPDN）技术，可以提高电源效率。值得注意的是，三星2nm工艺进一步完善了多桥-通道场效应晶体管（MBCFET）架构，具有独特的外延和集成工艺，与基于FinFET的工艺技术相比，晶体管性能提升了11%-46%，可变性降低26%，同时漏电降低约50%。值得注意的是，在今年2月，三星宣布与Arm展开合作，提供基于最新的GAA晶体管技术，优化下一代Arm Cortex-X/Cortex-A CPU内核，尽可能地提高了性能和效率。 ... PC版： 手机版：

机构：台积电2nm量产将延迟至2026年底

机构：台积电2nm量产将延迟至2026年底 Counterpoint Research半导体研究副总监Brady Wang表示，台积电的主要增长来自于先进制程技术。随着AI芯片的需求急剧增加，台积电在短期内的表现将更加亮眼。该机构表示，预计台积电2nm技术的量产将推迟至2026年，届时将随着苹果iPhone 19系列推出而登场。随着智能手机厂商转向采用入门级5G芯片，特别是新兴市场增长、消费者购买回升以及5G网络覆盖扩大推动下，4~5nm技术将成为另一个手机SoC芯片增长的重要来源。该机构分析，经过两年的显著下跌之后，智能手机SoC芯片市场预计在2024年将迎来复苏。预测2024年智能手机SoC芯片出货量将增长9%。这主要得益于旗舰手机SoC芯片从4~5nm移转至3nm制程，以及高端智能手机市场持续扩大。作为晶圆代工业界的领导者，台积电将持续受益。分析师表示，对于无晶圆厂公司来说，联发科和高通将是4G升级至5G过程中的大赢家。联发科有机会利用其领先技术，而高通则预计到2025年将在4~5nm市场占有近50％的份额。 ... PC版： 手机版：

台积电2nm制程量产预计将延迟到2026年底

台积电2nm制程量产预计将延迟到2026年底 据经济日报报道，台积电先进制程近况备受各界关注，根据 Counterpoint 研究团队发布的最新报告，预计台积电3纳米旗舰智能手机应用将在2024年下半年增长，但2纳米制程量产将推迟至2026年底。Counterpoint Research 半导体研究副总监 Brady Wang 表示，台积电的主要增长来源于其先进制程技术。随着人工智能半导体的需求急剧增加，台积电在短期内的表现将更加突出。不过该机构分析也提到，预计台积电2纳米技术的量产将推迟至2026年，届时将随着苹果 iPhone 18 系列的推出而问世。

台积电公布A16 1.6nm工艺：对比2nm性能提高10%、功耗降低20%

台积电公布A16 1.6nm工艺：对比2nm性能提高10%、功耗降低20% 据了解，台积电在此次的北美技术论坛中，首度公开了台积电A16（1.6nm）技术，结合领先的纳米片晶体管及创新的背面供电（backside power rail）解决方案以大幅提升逻辑密度及性能，预计于2026年量产。台积电还推出系统级晶圆（TSMC-SoWTM）技术，此创新解决方案带来革命性的晶圆级性能优势，满足超大规模数据中心未来对AI的要求。台积电指出，适逢台积电北美技术论坛举办30周年，出席贵宾人数从30年前不到100位，增加到今年已超过2,000位。北美技术论坛于美国加州圣塔克拉拉市举行，为接下来几个月陆续登场的全球技术论坛揭开序幕，本技术论坛亦设置创新专区，展示新兴客户的技术成果。台积电总裁魏哲家博士指出，我们身处AI赋能的世界，人工智慧功能不仅建置于数据中心，而且也内置于个人电脑、移动设备、汽车、甚至物联网之中。台积电为客户提供最完备的技术，从全世界最先进的硅芯片，到最广泛的先进封装组合与3D IC平台，再到串连数位世界与现实世界的特殊制程技术，以实现他们对AI的愿景。此次论坛公布新技术包括：台积电A16技术随着台积电领先业界的N3E技术进入量产，接下来的N2技术预计于2025年下半年量产，台积电在其技术蓝图上推出了新技术A16。据介绍，A16将结合台积电的超级电轨（Super PowerRail）构架与纳米片晶体管，预计于2026年量产。该超级电轨技术将供电网络移到晶圆背面，为晶圆正面释放出更多信号网络的布局空间，借以提升逻辑密度和性能，让A16适用于具有复杂信号布线及密集供电网络的高效能运算（HPC）产品。台积电表示，相较于N2P制程，A16在相同Vdd（工作电压）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高达1.10倍，以支持数据中心产品。台积电创新的NanoFlex技术支持纳米片晶体管台积电即将推出的N2技术将搭配TSMC NanoFlex技术，展现台积电在设计技术协同优化的崭新突破。TSMC NanoFlex为芯片设计人员提供了灵活的N2标准元件，这是芯片设计的基本构建模块，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将性能最大化。客户能够在相同的设计内存块中优化高低元件组合，调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。N4C技术台积电还宣布将推出先进的N4C技术以因应更广泛的应用。N4C延续了N4P技术，晶粒成本降低高达8.5%且采用门槛低，预计于2025年量产。据介绍，N4C提供具有面积效益的基础硅智财及设计法则，皆与广被采用的N4P完全兼容，因此客户可以轻松移转到N4C，晶粒尺寸缩小亦提高良率，为强调价值为主的产品提供了具有成本效益的选择，以升级到台积电下一个先进技术。CoWoS、系统整合芯片、以及系统级晶圆（TSMC-SoW）台积电的CoWoS是AI革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高带宽内存（HBM）。同时，台积电的系统整合芯片（SoIC）已成为3D芯片堆叠的领先解决方案，客户越来越趋向采用CoWoS搭配SoIC及其他元件的做法，以实现最终的系统级封装（System in Package，SiP）整合。台积电系统级晶圆技术提供了一个革新的选项，让12英寸晶圆能够容纳大量的晶粒，提供更多的运算能力，大幅减少数据中心的使用空间，并将每瓦性能提升好几个数量级。台积电已经量产的首款SoW产品采用以逻辑芯片为主的整合型扇出（InFO）技术，而采用CoWoS技术的芯片堆叠版本预计于2027年准备就绪，能够整合SoIC、HBM及其他元件，打造一个强大且运算能力媲美数据中心服务器机架或甚至整台服务器的晶圆级系统。硅光子整合台积电正在研发紧凑型通用光子引擎（COUPE）技术，以支持AI热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上，相较于传统的堆叠方式，能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。台积电计于2025年完成支持小型插拔式连接器的COUPE验证，接着于2026年整合CoWoS封装成为共同封装光学元件（Co-Packaged Optics，CPO），将光连接直接导入封装中。车用先进封装继2023年推出支持车用客户及早采用的N3AE制程之后，台积电借由整合先进芯片与封装来持续满足车用客户对更高运算能力的需求，以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案，支持先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计于2025年第四季完成AEC-Q100第二级验证。 ... PC版： 手机版：

三星目标2025年量产2nm工艺 期待获得显著的性能和效率提升

三星目标2025年量产2nm工艺 期待获得显著的性能和效率提升 据Business Korea报道，三星将在今年6月16日至20日举行的“VLSI Symposium 2024”上发表一篇关于2nm（SF2）工艺中应用第三代GAA（Gate-All-Around）晶体管工艺技术特性的论文，并带来更多关键细节。三星称，新工艺将进一步完善多桥-通道场效应晶体管（MBCFET）架构，具有独特的外延和集成工艺。与基于FinFET的工艺技术相比，晶体管性能提升了11%至46%，可变性降低26%，同时漏电降低约50%。按照三星的规划，SF2的技术开发工作将于2024年第二季度完成，届时其芯片合作伙伴将可以选择在该制程节点设计产品。三星的努力不仅仅在突破技术界限上，过去一段时间里正不断加强2nm工艺生态系统的建设，已经拥有50多个合作伙伴。今年2月，三星宣布与Arm展开合作，提供基于最新的GAA晶体管技术，优化下一代Arm Cortex-X/Cortex-A CPU内核，尽可能地提高了性能和效率，以将用户体验提升到一个新的水平。与此同时，三星还计划推出第三代3nm工艺，继续提高密度并降低功耗，另外还需要继续提升良品率。三星初代3nm工艺很难说得上成功，传闻早期的良品率仅为20%，主要用于生产加密货币使用的芯片，缺乏大客户的订单支持。 ... PC版： 手机版：