内存延迟 = 时钟周期耗时 x 时钟周期数,后者就是我们说的 CL。

内存延迟 = 时钟周期耗时 x 时钟周期数,后者就是我们说的 CL。 由于 DDR 实际运行频率是标称频率的一半,所以时钟周期耗时 10^9/(2x10^6) = 2000/内存频率。 也就是上面的公式可以改写为 2000/内存频率 x 时钟周期数 因此大概可以推算出: DDR3 1600MHz CL10 = 12.5ns 而到了 DDR4 CL16,要实现类似的延迟就需要来到 2666MHz = 12ns,要获得较可观的内存更新收益要等到 3200CL16 普及开来,10ns 延迟。 到了 DDR5 CL40,则需要等到接近 6400MHz 的时候才能实现 12.5ns 的延迟。 如果用这种粗糙的办法来进行推算,那么等到 6400CL36 或者 8000CL52 内存价格回落到正常水平,那也就适合换代 DDR5 了。 当然实际上还要把内存的其它特性考虑进去,比如同样是 64bit 带宽,但是通过翻倍 BG 翻倍爆发字长,使得 DDR5 传输字节翻倍,还有附加的 ECC 特性等等,以及 CPU IMC 的工作模式(Gear 2/4),实际的情况还要复杂一些。

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