华为公开四重曝光工艺专利 猜测能造5nm芯片

华为公开四重曝光工艺专利 猜测能造5nm芯片 比如为了造出2nm级工艺芯片，ASML已经打造了0.55 NA的新一代EUV极紫外光刻机，价格高达惊人的4亿美元左右。极其复杂的现代光刻机的一小部分在受到外部条件严重制约的情况下，以华为为代表的国内半导体企业已经不可能接触到这些尖端工艺，只能另辟蹊径，比如先进封装技术，比如多重曝光技术。简单地说，多重曝光就是将芯片电路掩膜图案的蚀刻分成多次完成，可以使用相对落后的技术和设备，达成和更先进工艺类似甚至更先进的结果，比如用7nm设备造出5nm芯片。其实，多重曝光也不是新鲜事物，半导体巨头们都尝试过，但它太过于复杂，需要执行的步骤更多，良品率和质量都难以保障。比如说，Intel第一代10nm工艺就尝试过多重曝光，最终也没能成功，对应的处理器(Cannon Lake)最终被迫取消，第二代成功量产但性能也达不到要求，频率根本就上不去，甚至无法用于桌面台式机。再比如，Intel即将量产的18A 1.8nm工艺，就因为等不到ASML的新一代高NA光刻机，只能使用现有设备加双重曝光来实现。华为这项专利早在2021年9月就申请了，正是华为被美国宣布制裁后的几个月。显然，华为早就有了技术储备，在危难时刻几乎立即就开始行动，深入相关研究，如今专利公开则意味着华为和相关行业伙伴已经取得了实质性的突破，甚至可能已经投入实用！华为这次公开的专利显示，其自对准四重图案化工艺可以分为七个步骤：1、在待刻蚀层的表面依次形成第一抗反射层、第一牺牲层、第二抗反射层和第一图案化硬掩膜层；2、对第一图案化硬掩膜层进行光刻形成第二图案化硬掩膜层；3、基于第二图案化硬掩膜层为掩膜对第二抗反射层和第一牺牲层进行刻蚀，形成第二图案化牺牲层；4、去除第二图案化硬掩膜层和第二抗反射层，并基于第二图案化牺牲层形成第三图案化硬掩膜层；5、对第三图案化硬掩膜层进行光刻形成第四图案化硬掩膜层；6、基于第四图案化硬掩膜层对第一抗反射层和待刻蚀层进行刻蚀，形成图案化的待刻蚀层。7、去除第四图案化硬掩膜层和第一抗反射层。也就是说，华为把传统一次完成的工作拆分成了四次，需要多达四层蚀刻，其难度可想而知。华为在专利中表示：“实施本申请实施例，可以提高电路图案设计的自由度。”外媒猜测，华为应该是和中芯等联合搞定的自对准四重图案化技术，完全可以造出5nm工艺的芯片。 ... PC版： 手机版：

华为测试蛮力方式制造更先进的芯片

华为测试蛮力方式制造更先进的芯片 华为公司和中国一家秘密的芯片制造合作伙伴已为一种低技术但可能有效的先进半导体制造方法申请了专利。根据提交的专利申请，这两家公司正在开发涉及自对准四重成像 (SAQP) 的技术，这可能使他们无需 ASML 最先进的 EUV 光刻设备即可生产先进芯片。国资背景的硅开利、北方华创也在探索 SAQP 技术。尽管美国试图阻止中国制造先进芯片，但该方法仍有可能帮助中国使用过时工具制造某些 5nm 芯片。该技术曾在 10nm 以前的工艺中使用，但因为多重步骤带来制造成本上升和良率下降，在 7nm 以后的先进制程节点中现已被 EUV 全面替代。

中芯国际7/5nm工艺被指比台积电贵最多50％ 良率还低得多

中芯国际7/5nm工艺被指比台积电贵最多50％ 良率还低得多 据称，中芯国际正在从7nm工艺向5nm节点迈进，尤其是与华为紧密合作，在上海专门建设了一条生产线，为华为未来的旗舰智能手机制造芯片，尤其是重点放在5nm工艺上。不过业界消息人士估计，中芯国际7nm、5nm工艺的价格(或者说成本)相比于台积电要贵多达40-50％，但是良品率还不到1/3。更有说法称，中芯国际即将向给华为交付第一批5nm芯片，并给予优惠价。当然，以上说法都来自媒体报道，目前难以证实，但就算真的如此，也是一个伟大的突破，证明我们已经基本掌握了最先进的制程工艺，以后的路肯定能越走越宽。另外，中芯国际联席CEO赵海军的一番话也引人遐想：“2023年第三季度，智能手机等移动设备产业链更新换代，一些有创新的产品公司得到了机会，启动急单，开始企稳回升。”考虑到华为去年第三季度没有任何征兆地发布了划时代的Mate 60系列，配备麒麟9000S处理器，很多人便将它们关联在了一起，但依然无从证实。 ... PC版： 手机版：

如何评价网传 ASML「掀老底」称 3nm 芯片实际为 23nm，1nm 芯片是 18nm？

如何评价网传 ASML「掀老底」称 3nm 芯片实际为 23nm，1nm 芯片是 18nm？ 鬼谋师的回答 我想起来了一个很多年前的新闻。台积电对此的回应是，其实从350nm开始，工艺中的数字就已经不代表物理尺度了,其实也算是承认7nm工艺并非真的7nm。7nm或者N7只是行业标准话术而已，后续的5nm或者N5也是如此。 另外我也给一个2017年的文献吧。在微米时代，一般这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22 nm 节点之后,晶体管的实际尺寸,或者说沟道的实际长度,是长于这个数字的。比方说,英特尔的 14 nm 的晶体管，沟道长度其实是20 nm左右。对于从业者来说，工艺名称（工艺代号）≠物理尺寸 应该是常识。 对于芯片领域的媒体人，他们好多人也知道这个事，并且也写了很多相关的科普文章。 可能会有一些专业知识不太丰富的媒体人会把这个当成“大瓜”吧。可能会误以为ASML爆料了什么行业内的惊人黑幕。 （说实话，发新闻之前哪怕查查知乎都不至于出现这种理解） 半导体工艺制程中的7nm、5nm究竟指的什么意思？ 知乎上关于“5nm工艺不是物理上的5nm 7nm工艺不是物理上的7nm”这类讨论已经很多了。 via 知乎热榜 (author: 鬼谋师)

DUV光刻机从7nm再冲5nm？浸润光刻之父：行！但成本极高

DUV光刻机从7nm再冲5nm？浸润光刻之父：行！但成本极高 不过，林本坚表示，依靠现有的DUV光刻机（浸润式）制造出5nm晶片依然是可行的，但是至少需要进行4重曝光。不幸的是，这种工艺的缺点是不仅耗时，而且价格昂贵，还会影响整体良率。

三星电子今日宣布，其已开始用 3nm 工艺节点来制造 GAA 环栅晶体管芯片。可知与 5nm 工艺相比，优化后的 3nm 工艺可

三星电子今日宣布，其已开始用 3nm 工艺节点来制造 GAA 环栅晶体管芯片。可知与 5nm 工艺相比，优化后的 3nm 工艺可在收缩 16% 面积的同时，降低 45% 的功耗并提升 23% 的性能。 #抽屉IT