【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3n

【业内人士：台积电获得多家芯片供应商的3nm订单承诺】台积电的 3nm 工艺仍将采用 FinFET 晶体管的结构，而三星的 3nm 节点采用GAA晶体管架构。三星甚至领先于台积电，将 3nm 工艺技术转向量产，但尚未吸引主要芯片供应商的订单。 #抽屉IT

三星宣布3nm芯片成功流片 采用GAA工艺

三星宣布3nm芯片成功流片 采用GAA工艺 三星称，与传统3nm芯片相比，自家3nm GAA设计的产品功率损耗可降低50%，性能也将得到改善，与之前的4nm FinFET工艺相比，能效和密度有着20%至30%的提升。按照计划，三星接下来会大规模生产下一代Soc，这颗芯片应该是传闻中的Exynos 2500，Galaxy S25系列将会首发搭载，其性能对标高通骁龙8 Gen4以及联发科天玑9400，后两款芯片则是采用台积电3nm工艺。除了旗舰手机，三星自家的Galaxy Watch 7系列智能手表也有可能会搭载3nm芯片。 ... PC版： 手机版：

台积电3nm产能被苹果等包圆 苏姿丰暗示AMD将采用三星3nm制程

台积电3nm产能被苹果等包圆 苏姿丰暗示AMD将采用三星3nm制程 目前，三星电子是唯一一家商业化GAA 3nm芯片加工技术的芯片制造商，并于2023年成为全球首家将3nm制程节点应用至GAA晶体管架构的厂商。这也被解读为AMD将与三星合作开发3nm GAA技术芯片，这一合作可能将帮助AMD在成本效益和能效方面取得优势。与此同时，台积电的3nm产能已被苹果、高通等大客户全包下。台积电计划从2nm节点开始将GAA技术应用于其芯片制造工艺，预计将于2027年达到1.6nm工艺节点，并在2027-2028年左右开始量产1.4nm工艺。业界分析人士指出，如果AMD与三星在3nm节点技术上合作，这将有助于三星缩小其在代工市场与台积电之间的市场份额差距。长期以来，三星与AMD一直在图形处理单元（GPU）和高带宽内存（HBM）芯片方面进行合作，HBM近期成为人工智能设备的热门DRAM。去年，三星和AMD签署了一份多年期合作扩展协议，将AMD的多代高性能、超低功耗的Radeon图像锐化功能引入三星Exynos应用处理器产品组合中。作为更广泛合作的一部分，三星还同意向AMD提供HBM芯片和一站式封装服务。 ... PC版： 手机版：

【台积电放弃 N3 工艺？】按照台积电的规划， 3nm 节点内有四代制造工艺，逐代的性能、晶体管数和成熟度都有着提升。在放弃 N

【台积电放弃 N3 工艺？】按照台积电的规划， 3nm 节点内有四代制造工艺，逐代的性能、晶体管数和成熟度都有着提升。在放弃 N3，也就是第一代 3nm 工艺后，台积电也开始着手准备更具性价比和成熟度的 N3E 二代工艺。 #抽屉IT

三星目标2025年量产2nm工艺 期待获得显著的性能和效率提升

三星目标2025年量产2nm工艺 期待获得显著的性能和效率提升 据Business Korea报道，三星将在今年6月16日至20日举行的“VLSI Symposium 2024”上发表一篇关于2nm（SF2）工艺中应用第三代GAA（Gate-All-Around）晶体管工艺技术特性的论文，并带来更多关键细节。三星称，新工艺将进一步完善多桥-通道场效应晶体管（MBCFET）架构，具有独特的外延和集成工艺。与基于FinFET的工艺技术相比，晶体管性能提升了11%至46%，可变性降低26%，同时漏电降低约50%。按照三星的规划，SF2的技术开发工作将于2024年第二季度完成，届时其芯片合作伙伴将可以选择在该制程节点设计产品。三星的努力不仅仅在突破技术界限上，过去一段时间里正不断加强2nm工艺生态系统的建设，已经拥有50多个合作伙伴。今年2月，三星宣布与Arm展开合作，提供基于最新的GAA晶体管技术，优化下一代Arm Cortex-X/Cortex-A CPU内核，尽可能地提高了性能和效率，以将用户体验提升到一个新的水平。与此同时，三星还计划推出第三代3nm工艺，继续提高密度并降低功耗，另外还需要继续提升良品率。三星初代3nm工艺很难说得上成功，传闻早期的良品率仅为20%，主要用于生产加密货币使用的芯片，缺乏大客户的订单支持。 ... PC版： 手机版：

如何评价网传 ASML「掀老底」称 3nm 芯片实际为 23nm，1nm 芯片是 18nm？

如何评价网传 ASML「掀老底」称 3nm 芯片实际为 23nm，1nm 芯片是 18nm？ 鬼谋师的回答 我想起来了一个很多年前的新闻。台积电对此的回应是，其实从350nm开始，工艺中的数字就已经不代表物理尺度了,其实也算是承认7nm工艺并非真的7nm。7nm或者N7只是行业标准话术而已，后续的5nm或者N5也是如此。 另外我也给一个2017年的文献吧。在微米时代，一般这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22 nm 节点之后,晶体管的实际尺寸,或者说沟道的实际长度,是长于这个数字的。比方说,英特尔的 14 nm 的晶体管，沟道长度其实是20 nm左右。对于从业者来说，工艺名称（工艺代号）≠物理尺寸 应该是常识。 对于芯片领域的媒体人，他们好多人也知道这个事，并且也写了很多相关的科普文章。 可能会有一些专业知识不太丰富的媒体人会把这个当成“大瓜”吧。可能会误以为ASML爆料了什么行业内的惊人黑幕。 （说实话，发新闻之前哪怕查查知乎都不至于出现这种理解） 半导体工艺制程中的7nm、5nm究竟指的什么意思？ 知乎上关于“5nm工艺不是物理上的5nm 7nm工艺不是物理上的7nm”这类讨论已经很多了。 via 知乎热榜 (author: 鬼谋师)