消息称苹果高管访问台积电，将包圆其所有初期 2nm 工艺产能

消息称苹果高管访问台积电，将包圆其所有初期 2nm 工艺产能 苹果公司首席运营官杰夫・威廉姆斯（Jeff Williams）昨日访问台积电，最新消息称双方举办了一场“秘密会议”，苹果将包圆台积电所有初期 2nm 工艺产能。

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了有关将为 HBM4 制造的基础芯片的一些新细节，该芯片将使用逻辑工艺构建。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司预计在 HBM4 制造工艺中占据有利地位，因为内存工厂目前没有能力经济地生产如此先进的逻辑芯片如果他们能够生产的话他们根本。对于第一波 HBM4，台积电准备使用两种制造工艺：N12FFC+ 和 N5。虽然它们服务于相同的目的将 HBM4E 内存与下一代 AI 和 HPC 处理器集成但它们将以两种不同的方式用于连接 AI 和 HPC 应用程序的高性能处理器的内存。台积电设计与技术平台高级总监表示：“我们正在与主要 HBM 内存合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。” “N12FFC+ 具有成本效益的基础芯片可以达到 HBM 的性能，而 N5 基础芯片可以在 HBM4 速度下以低得多的功耗提供更多逻辑。”台积电采用 N12FFC+ 制造工艺（12nm FinFet Compact Plus，正式属于 12nm 级技术，但其根源于台积电经过充分验证的 16nm FinFET 生产节点）制造的基础芯片将用于在硅片上安装 HBM4 内存堆栈片上系统 (SoC) 旁边的中介层。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi (48 GB) 和 16-Hi 堆栈 (64 GB)，每堆栈带宽超过 2 TB/秒。“我们还在针对 HBM4 优化 CoWoS-L 和 CoWoS-R，”台积电高级总监说道。“CoWoS-L 和 CoWoS-R 都[使用]超过八层，以实现 HBM4 的路由超过 2,000 个互连，并具有[适当的]信号完整性。”N12FFC+ 上的 HBM4 基础芯片将有助于使用 TSMC 的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可提供高达 8 倍标线尺寸的中介层 足够的空间容纳多达 12 个 HBM4 内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下实现6GT/s的数据传输速率。“我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，验证 HBM4 通道信号完整性、IR/EM 和热精度，”台积电代表解释道。同时，作为一种更先进的替代方案，内存制造商还可以选择采用台积电的 N5 工艺来生产 HBM4 基础芯片。N5 构建的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的性能。但可以说，最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，约为 6 至 9 微米。这将允许 N5 基础芯片与直接键合结合使用，从而使 HBM4 能够在逻辑芯片顶部进行 3D 堆叠。直接键合可以实现更高的内存性能，这对于总是寻求更多内存带宽的 AI 和 HPC 芯片来说预计将是一个巨大的提升。我们已经知道 台积电和 SK 海力士在 HBM4 基础芯片上进行合作。台积电也可能为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为该集团已经通过其三星代工部门拥有自己的先进逻辑工厂。台积电特殊工艺产能扩产50%随着德国和日本的新工厂全部建成，以及中国产能的扩张，台积电计划到 2027 年将其特种技术产能扩大 50%。该公司在欧洲技术研讨会上透露本周，台积电预计不仅需要转换现有产能以满足特殊工艺的需求，甚至还需要为此目的建造新的（绿地）晶圆厂空间。这一需求的主要驱动力之一将是台积电的下一个专用节点：N4e，一个 4 纳米级超低功耗生产节点。“过去，我们总是对即将建成的晶圆厂进行审查阶段，但在台积电很长一段时间以来，我们第一次开始建设绿地晶圆厂，以满足未来的专业技术要求，”台积电业务发展和海外运营办公室高级副总裁Kevin Zhang博士出席活动时候说。“在未来四到五年内，我们的专业产能实际上将增长 1.5 倍。通过这样做，我们实际上扩大了制造网络的覆盖范围，以提高整个晶圆厂供应链的弹性。”除了 N5 和 N3E 等著名的主要逻辑节点之外，台积电还为功率半导体、混合模拟 I/O 和超低功耗应用（例如物联网）等应用提供一套专用节点。这些通常基于该公司的落后制造工艺，但无论底层技术如何，这些节点的容量需求都随着台积电主要逻辑节点的需求而增长。所有这些都要求台积电重新评估他们如何规划其专业节点的容量。台积电近年来的扩张战略追求几个目标。其中之一是在台湾以外建立新的晶圆厂；另一个是普遍扩大产能，以满足未来对所有类型工艺技术的需求这就是该公司正在建设专业节点产能的原因。目前，台积电最先进的专用节点是N6e，是N7/N6的变体，支持0.4V至0.9V之间的工作电压。对于 N4e，台积电正在考虑低于 0.4V 的电压。尽管目前台积电并未透露太多计划节点的技术细节；考虑到该公司在这里的历史，我们预计一旦新流程准备就绪，他们明年将有更多的话题可以讨论。 ... PC版： 手机版：

台积电最新路线图重申先进工艺留在台湾

台积电最新路线图重申先进工艺留在台湾 生产节点为 N3X（3 纳米级，注重极限性能）和 N2（2 纳米级）。台积电表示，与 N3P 相比，N3X 制造的芯片可以通过将 Vdd 从 1.0V 降低至 0.9V，在相同频率下降低功耗 7%，在相同面积下提高性能 5%，或者将晶体管密度提高约相同频率下10%。同时，与前代产品相比，N3X 的主要优势在于其最大电压为 1.2V，这对于桌面或数据中心 GPU 等超高性能应用非常重要。台积电的 N2 将是台积电首个采用全栅 (GAA) 纳米片晶体管的生产节点，这将显著提升其性能、功率和面积 (PPA) 特性。与 N3E 相比，在 N3 上生产的半导体可将其功耗降低 25% - 30%（在相同的晶体管数量和频率下），将其性能提高 10% - 15%（在相同的晶体管数量和功率下），并将晶体管密度提高 15%（在相同的速度和功率下）。虽然 N2 在功耗和晶体管密度方面肯定是台积电无可争议的冠军，但在性能方面，N3X 可能会挑战它，尤其是在高电压下。对于许多客户来说，N3X 还将受益于使用经过验证的 FinFET 晶体管，因此 N2 在 2025 年下半年不会自动成为台积电的最佳节点。明年，台积电将再次提供两个针对普遍相似的智能手机和高性能计算应用的节点：N2P（性能增强的 2 纳米级）和 A16（具有背面供电的 1.6 纳米级）。与最初的 N2 相比，N2P 的功耗有望降低 5% - 10%（在相同的速度和晶体管数量下），性能有望提高 5% - 10%（在相同的功耗和晶体管数量下）。与此同时，与 N2P 相比，A16 的功耗有望降低高达 20%（在相同的速度和晶体管数量下），性能有望提高高达 10%（在相同的功耗和晶体管数量下），晶体管密度有望提高高达 10%。请记住，A16 具有增强的背面供电网络，因此它很可能成为注重性能的芯片设计师的首选节点。但当然，使用 A16 会更昂贵，因为背面供电需要额外的工艺步骤。先进工艺，将留在台湾中国台湾新任科技部部长吴正文表示，他相信台积电能够保护其专有的先进技术，并在向国际扩张的同时继续在台湾建设其尖端晶圆厂。据彭博社报道，吴正文保证，尽管台积电在全球发展，但其最先进的技术开发仍将在台湾得到保障。台积电在台湾生产了世界上大多数最先进的处理器，但最近该公司改变了战略，将制造业务主要留在台湾，并在美国建立晶圆厂生产先进芯片，在日本生产相当先进的处理器，并在欧洲生产专用芯片。吴强调，虽然台积电承诺在海外拥有先进的制造能力，但它首先在台湾建立这些技术，确保最关键的开发留在台湾。台积电近期也证实，其海外晶圆厂复制了台湾首次采用的技术和工艺配方。吴表示，台积电将维持其在台湾的主要研发业务，并强调公司在扩张的同时会遵守国际法规，科技委员会将支持台积电和台湾的半导体产业。此次疫情凸显了可靠半导体供应的重要性，促使各国确保自己的芯片生产能力。因此，台湾的外交和技术接触有所增加，许多国家向台湾示好以确保供应或吸引投资。吴的委员会在新一轮科技外交浪潮中发挥着核心作用。吴还强调了台湾科技实力在岛内的益处。科技创新中心旨在利用科技促进台湾的社会和文化进步。例如，该组织计划鼓励开发更高效的电源芯片，以支持可持续产业。能源效率是台湾关注的重点，而这一领域的进步是当务之急。台积电全球工厂复制计划在上周举行的欧洲技术研讨会上，台积电透露了其全球超级晶圆厂制造计划的一些细节，该计划是该公司在其多个超级晶圆厂站点复制其制造流程的战略。目前，大型跨国晶圆厂需要有一套流程来复制其设施，这一点已有充分记录。由于Gigafab 尺寸的扩大意味着缩小，芯片制造商需要能够快速将新的和更新的制造工艺移植到其他设施，以达到其必要的吞吐量，并避免出现多个季度的瓶颈来自必须重新调整晶圆厂。而英特尔则拥有一个著名的“精确复制”计划，这是该公司的主要竞争优势之一，它允许其在世界各地的晶圆厂之间共享工艺配方，以最大限度地提高产量并降低性能波动性。与此同时，随着台积电在世界各地建设额外的产能，它已经到了需要一个类似计划的地步，以便迅速最大限度地提高其在日本和美国新晶圆厂的产量和生产力。在某些方面，台积电的计划甚至比英特尔更进一步，更加注重可持续性和社会责任。台积电晶圆厂运营副总裁 YL Wang 表示：“正如去年研讨会上提到的，[全球超级晶圆厂制造] 是一个强大的全球制造和管理平台。我们实现了单一晶圆厂管理，以确保我们的超级晶圆厂在全球范围内实现一致的运营效率和生产质量。此外，我们还在全球业务范围内追求可持续发展，包括绿色制造、全球人才发展、供应链本地化以及社会责任。”谈到工艺技术的改进，主要有两种机制：持续工艺改进 (CPI) 以提高产量，以及统计过程控制 (SPC) 减少性能变化。为此，该公司拥有多种内部技术，这些技术依赖于基于机器学习的工艺控制、持续质量测量和各种生产力改进方法。借助全球 Gigafab 制造，台积电可以使用 CPI 和 SPC 通过在不同站点之间共享知识来提高全球范围内的产量和性能。“当我们将一项技术从台湾移植到亚利桑那州时，无论是晶圆厂的设置、流程控制系统，一切实际上都是从台湾复制的，”业务开发和海外运营办公室高级副总裁兼副联席首席运营官张凯文说在台积电。台积电尚未开始在其位于德国、日本和美国的晶圆厂生产芯片，因此该代工厂以多快的速度将其 Fab 23（位于日本熊本）和 Fab 21（位于日本熊本）的良率提高到台湾水平仍有待观察。亚利桑那州），他们将于 2024 年和 2025 年开始运营，但随着全球 Gigafab 制造计划的到位，这很可能会迟早发生。相关文章:台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出 ... PC版： 手机版：

台积电已在研发1.4nm制程工艺 预计2027到2028年量产

台积电已在研发1.4nm制程工艺 预计2027到2028年量产 在 IEEE 国际电子器件会议 (IEDM) 期间台积电透露，该公司 1.4 nm制程工艺研发工作进展顺利。与以往制程命名不同，台积电的 1.4nm 制程工艺被命名为 A14。 台积电尚未透露 1.4nm 制程工艺的量产时间和具体参数，但考虑到 2nm 制程工艺在 2025 年量产，而 N2P 则定于 2026 年底量产，因此 1.4nm 制程工艺预计会在 2027 年到 2028 年量产。

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，

台积电已在研发1.4nm制程工艺 预计2027到2028年量产

台积电已在研发1.4nm制程工艺 预计2027到2028年量产 （英文） 虽然台积电方面并未透露1.4nm制程工艺的量产时间和具体参数，但外媒在报道中提到，考虑到2nm制程工艺在2025年量产，N2P制程工艺在2026年年底量产，1.4nm制程工艺预计会在2027年到2028年量产。