台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出 *台积电公布的芯片密度反映了由 50% 逻辑、30% SRAM 和 20% 模拟组成的"混合"芯片密度。**面积相同。***速度相同。生产节点包括 N3X（3 纳米级，注重极高性能）和 N2（2 纳米级）。台积电表示，与 N3P 相比，N3X 芯片通过将 Vdd 从 1.0V 降至 0.9V，可在相同频率下将功耗降低 7%，在相同面积下将性能提高 5%，或在相同频率下将晶体管密度提高约 10%。同时，与前代产品相比，N3X 的主要优势在于其 1.2V 的最高电压，这对于桌面或数据中心 GPU 等超高性能应用非常重要。台积电的 N2 将是台积电首个使用全栅极（GAA）纳米片晶体管的生产节点，这将显著提高其性能、功耗和面积（PPA）特性。与 N3E 相比，在 N3 上生产的半导体可将功耗降低 25% - 30%（在晶体管数量和频率相同的情况下），将性能提高 10% - 15%（在晶体管数量和功耗相同的情况下），并将晶体管密度提高 15%（在速度和功耗相同的情况下）。就功耗和晶体管密度而言，N2 肯定是台积电无可争议的冠军，但就性能而言，特别是在高电压下，N3X 有可能向其发起挑战。对于许多客户来说，N3X 还将因使用成熟的 FinFET 晶体管而受益，因此在 2025 年下半年，N2 不会自动成为台积电最好的节点。2026: N2P 和 A16下一年，台积电将再次推出两个节点，分别针对大致相同的智能手机和高性能计算应用：N2P（性能增强型 2 纳米级）和 A16（具有背面功率传输功能的 1.6 纳米级）。与最初的 N2 相比，N2P 的功耗有望降低 5%-10%（速度和晶体管数量相同），性能提升 5%-10%（功耗和晶体管数量相同）。同时，与 N2P 相比，A16 的功耗最多可降低 20%（速度和晶体管数相同），性能最多可提高 10%（功耗和晶体管数相同），晶体管密度最多可提高 10%。考虑到 A16 具有增强的背面功率传输网络，它很可能成为注重性能的芯片设计人员的首选节点。当然，由于背面功率传输需要额外的工艺步骤，因此使用 A16 的成本会更高。 ... PC版： 手机版：

英特尔 详解 PowerVia 芯片背部供电技术：将用于18Å /20Å 工艺

英特尔 详解 PowerVia 芯片背部供电技术：将用于18Å /20Å 工艺 以前在靠近硅基底的部分造晶体管，然后往上叠好几层电路，信号与供电线路都在晶体管同一侧； 现在 Intel 要把供电线路单独拿出来造在晶体管另一侧。做成夹心饼干。 优点是供电线路不需要再穿过15~20 层信号线路，线阻随之下降，功耗更低； 减少供电线路对信号线路对干扰； 金属层密度可以放宽，大幅度降低工艺的复杂性，有助于提高晶体管密度。 缺点是原本的硅基底被移除，晶圆刚性会明显减弱； 晶体管夹在两层线路中间，芯片调试难度大增，散热也比以前更困难； 制造过程中增加了很多步骤，会使得成本提高。

台积电A14工厂建设或延期 目前重点推进N2和A16制程

台积电A14工厂建设或延期 目前重点推进N2和A16制程 台积电表示，延期收地进度的原因是目前N2制程需求较大，预计明年量产，加上最近在北美技术论坛首次公布的A16制程也预计于2026年量产，根据目前市场和客户的需求情况，认为A14制程不是那么急迫，故而选择重点推进N2和A16制程，延后A14制程的相关工作。台积电的中部科学工业园二期园区A14工厂规划案在今年3月6日发布实施，目前已进入土地获取程序，中部科学工业园管理局从4月27日开始，就连续举办了四场土地所有权人协商会议。整个园区的开发面积达89公顷，预计购置费用约为237亿新台币（约合人民币52.69亿元）。其实此次台积电延期收地有可能是受到之前在日本、美国、德国等海外投资建厂的影响，公司内部资金链相对紧张，同时A16制程的研制成功和量产缓解了对于A14制程的急迫需求，故而选择延后计划。而A16制程工艺之所以能够延缓A14制程的急迫需求，是因为其使用了台积电的超级电轨（Super Power Rail）架构和纳米片晶体管，将供电接口转移至芯片背面，在正面释放出更多的布局空间，有效提升逻辑密度和效能。相比于N2P工艺，A16在相同工作电压下速度快了8-10%，或者在相同速度下，功耗降低了15-20%，同时密度提升了1.1倍，更适用于具有复杂讯号及密集供电网络的高性能计算（HPC）产品。 ... PC版： 手机版：

下一代改良工艺有望加速发挥台积电当前3纳米技术的优势

下一代改良工艺有望加速发挥台积电当前3纳米技术的优势 生产全球最先进芯片的竞争十分激烈，而台积电的产品路线图承诺，这场争夺战将异常激烈。首先，其性能优化的 N3P 节点即将问世，并将于 2024 年下半年投入量产，这将是该公司一段时间内最先进的节点。明年台积电将推出两个生产节点，它们将于 2025 年下半年进入大批量生产，有望加快 N3P 优势的发挥，这两个节点分别是 3 纳米级工艺 N3X 和 2 纳米级工艺 N2。N3X 专为高性能计算应用而定制，最高电压为 1.2V。根据 AnandTech 的研究，N3X 芯片可将 Vdd 从 1.0V 降至 0.9V，从而将功耗降低 7%，将性能提高 5%，或将晶体管密度提高约 10%。N2 采用全栅极（GAA）纳米片晶体管，这是台积电的首创，具有卓越的低 Vdd 性能，专为移动和可穿戴应用而设计。此外，台积电表示，N2 的超薄堆叠纳米片将 HPC 的节能计算提升到了一个新的水平。还将增加背面电源轨，以进一步提高性能。N2 技术将配备台积电 NanoFlex，这是一种设计-技术协同优化技术，可为设计人员提供 N2 标准单元的灵活性，其中短单元强调小面积和更高的能效，而高单元则最大限度地提高性能。客户可在同一设计块内优化短单元和高单元的组合。2026 年，台积电将再推出两个节点：N2P（2 纳米级）和 A16（1.6 纳米级）。与最初的 N2 相比，N2P 的功率有望降低 5%-10%，性能提升 5%-10%。不过，与之前公布的消息相反，N2P将不会采用背面功率传输网络，而是使用传统的功率传输机制。这意味着这种先进功率传输的集成将转移到包括 A16 在内的新一代节点上。台积公司上月发布了A16。A16 将结合台积公司的超级电源轨架构和纳米片晶体管，通过将前端路由资源专用于信号来提高逻辑密度和性能，使 A16 成为具有复杂信号路由和密集电源传输网络的高性能计算产品的理想选择。与台积电的 N2P 工艺相比，A16 将在相同 Vdd（正电源电压）下提高 8-10% 的速度，在相同速度下降低 15-20% 的功耗，并为数据中心产品提高高达 1.10 倍的芯片密度。 ... PC版： 手机版：

台积电最新路线图重申先进工艺留在台湾

台积电最新路线图重申先进工艺留在台湾 生产节点为 N3X（3 纳米级，注重极限性能）和 N2（2 纳米级）。台积电表示，与 N3P 相比，N3X 制造的芯片可以通过将 Vdd 从 1.0V 降低至 0.9V，在相同频率下降低功耗 7%，在相同面积下提高性能 5%，或者将晶体管密度提高约相同频率下10%。同时，与前代产品相比，N3X 的主要优势在于其最大电压为 1.2V，这对于桌面或数据中心 GPU 等超高性能应用非常重要。台积电的 N2 将是台积电首个采用全栅 (GAA) 纳米片晶体管的生产节点，这将显著提升其性能、功率和面积 (PPA) 特性。与 N3E 相比，在 N3 上生产的半导体可将其功耗降低 25% - 30%（在相同的晶体管数量和频率下），将其性能提高 10% - 15%（在相同的晶体管数量和功率下），并将晶体管密度提高 15%（在相同的速度和功率下）。虽然 N2 在功耗和晶体管密度方面肯定是台积电无可争议的冠军，但在性能方面，N3X 可能会挑战它，尤其是在高电压下。对于许多客户来说，N3X 还将受益于使用经过验证的 FinFET 晶体管，因此 N2 在 2025 年下半年不会自动成为台积电的最佳节点。明年，台积电将再次提供两个针对普遍相似的智能手机和高性能计算应用的节点：N2P（性能增强的 2 纳米级）和 A16（具有背面供电的 1.6 纳米级）。与最初的 N2 相比，N2P 的功耗有望降低 5% - 10%（在相同的速度和晶体管数量下），性能有望提高 5% - 10%（在相同的功耗和晶体管数量下）。与此同时，与 N2P 相比，A16 的功耗有望降低高达 20%（在相同的速度和晶体管数量下），性能有望提高高达 10%（在相同的功耗和晶体管数量下），晶体管密度有望提高高达 10%。请记住，A16 具有增强的背面供电网络，因此它很可能成为注重性能的芯片设计师的首选节点。但当然，使用 A16 会更昂贵，因为背面供电需要额外的工艺步骤。先进工艺，将留在台湾中国台湾新任科技部部长吴正文表示，他相信台积电能够保护其专有的先进技术，并在向国际扩张的同时继续在台湾建设其尖端晶圆厂。据彭博社报道，吴正文保证，尽管台积电在全球发展，但其最先进的技术开发仍将在台湾得到保障。台积电在台湾生产了世界上大多数最先进的处理器，但最近该公司改变了战略，将制造业务主要留在台湾，并在美国建立晶圆厂生产先进芯片，在日本生产相当先进的处理器，并在欧洲生产专用芯片。吴强调，虽然台积电承诺在海外拥有先进的制造能力，但它首先在台湾建立这些技术，确保最关键的开发留在台湾。台积电近期也证实，其海外晶圆厂复制了台湾首次采用的技术和工艺配方。吴表示，台积电将维持其在台湾的主要研发业务，并强调公司在扩张的同时会遵守国际法规，科技委员会将支持台积电和台湾的半导体产业。此次疫情凸显了可靠半导体供应的重要性，促使各国确保自己的芯片生产能力。因此，台湾的外交和技术接触有所增加，许多国家向台湾示好以确保供应或吸引投资。吴的委员会在新一轮科技外交浪潮中发挥着核心作用。吴还强调了台湾科技实力在岛内的益处。科技创新中心旨在利用科技促进台湾的社会和文化进步。例如，该组织计划鼓励开发更高效的电源芯片，以支持可持续产业。能源效率是台湾关注的重点，而这一领域的进步是当务之急。台积电全球工厂复制计划在上周举行的欧洲技术研讨会上，台积电透露了其全球超级晶圆厂制造计划的一些细节，该计划是该公司在其多个超级晶圆厂站点复制其制造流程的战略。目前，大型跨国晶圆厂需要有一套流程来复制其设施，这一点已有充分记录。由于Gigafab 尺寸的扩大意味着缩小，芯片制造商需要能够快速将新的和更新的制造工艺移植到其他设施，以达到其必要的吞吐量，并避免出现多个季度的瓶颈来自必须重新调整晶圆厂。而英特尔则拥有一个著名的“精确复制”计划，这是该公司的主要竞争优势之一，它允许其在世界各地的晶圆厂之间共享工艺配方，以最大限度地提高产量并降低性能波动性。与此同时，随着台积电在世界各地建设额外的产能，它已经到了需要一个类似计划的地步，以便迅速最大限度地提高其在日本和美国新晶圆厂的产量和生产力。在某些方面，台积电的计划甚至比英特尔更进一步，更加注重可持续性和社会责任。台积电晶圆厂运营副总裁 YL Wang 表示：“正如去年研讨会上提到的，[全球超级晶圆厂制造] 是一个强大的全球制造和管理平台。我们实现了单一晶圆厂管理，以确保我们的超级晶圆厂在全球范围内实现一致的运营效率和生产质量。此外，我们还在全球业务范围内追求可持续发展，包括绿色制造、全球人才发展、供应链本地化以及社会责任。”谈到工艺技术的改进，主要有两种机制：持续工艺改进 (CPI) 以提高产量，以及统计过程控制 (SPC) 减少性能变化。为此，该公司拥有多种内部技术，这些技术依赖于基于机器学习的工艺控制、持续质量测量和各种生产力改进方法。借助全球 Gigafab 制造，台积电可以使用 CPI 和 SPC 通过在不同站点之间共享知识来提高全球范围内的产量和性能。“当我们将一项技术从台湾移植到亚利桑那州时，无论是晶圆厂的设置、流程控制系统，一切实际上都是从台湾复制的，”业务开发和海外运营办公室高级副总裁兼副联席首席运营官张凯文说在台积电。台积电尚未开始在其位于德国、日本和美国的晶圆厂生产芯片，因此该代工厂以多快的速度将其 Fab 23（位于日本熊本）和 Fab 21（位于日本熊本）的良率提高到台湾水平仍有待观察。亚利桑那州），他们将于 2024 年和 2025 年开始运营，但随着全球 Gigafab 制造计划的到位，这很可能会迟早发生。相关文章:台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出 ... PC版： 手机版：

台积电公布A16 1.6nm工艺：对比2nm性能提高10%、功耗降低20%

台积电公布A16 1.6nm工艺：对比2nm性能提高10%、功耗降低20% 据了解，台积电在此次的北美技术论坛中，首度公开了台积电A16（1.6nm）技术，结合领先的纳米片晶体管及创新的背面供电（backside power rail）解决方案以大幅提升逻辑密度及性能，预计于2026年量产。台积电还推出系统级晶圆（TSMC-SoWTM）技术，此创新解决方案带来革命性的晶圆级性能优势，满足超大规模数据中心未来对AI的要求。台积电指出，适逢台积电北美技术论坛举办30周年，出席贵宾人数从30年前不到100位，增加到今年已超过2,000位。北美技术论坛于美国加州圣塔克拉拉市举行，为接下来几个月陆续登场的全球技术论坛揭开序幕，本技术论坛亦设置创新专区，展示新兴客户的技术成果。台积电总裁魏哲家博士指出，我们身处AI赋能的世界，人工智慧功能不仅建置于数据中心，而且也内置于个人电脑、移动设备、汽车、甚至物联网之中。台积电为客户提供最完备的技术，从全世界最先进的硅芯片，到最广泛的先进封装组合与3D IC平台，再到串连数位世界与现实世界的特殊制程技术，以实现他们对AI的愿景。此次论坛公布新技术包括：台积电A16技术随着台积电领先业界的N3E技术进入量产，接下来的N2技术预计于2025年下半年量产，台积电在其技术蓝图上推出了新技术A16。据介绍，A16将结合台积电的超级电轨（Super PowerRail）构架与纳米片晶体管，预计于2026年量产。该超级电轨技术将供电网络移到晶圆背面，为晶圆正面释放出更多信号网络的布局空间，借以提升逻辑密度和性能，让A16适用于具有复杂信号布线及密集供电网络的高效能运算（HPC）产品。台积电表示，相较于N2P制程，A16在相同Vdd（工作电压）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高达1.10倍，以支持数据中心产品。台积电创新的NanoFlex技术支持纳米片晶体管台积电即将推出的N2技术将搭配TSMC NanoFlex技术，展现台积电在设计技术协同优化的崭新突破。TSMC NanoFlex为芯片设计人员提供了灵活的N2标准元件，这是芯片设计的基本构建模块，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将性能最大化。客户能够在相同的设计内存块中优化高低元件组合，调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。N4C技术台积电还宣布将推出先进的N4C技术以因应更广泛的应用。N4C延续了N4P技术，晶粒成本降低高达8.5%且采用门槛低，预计于2025年量产。据介绍，N4C提供具有面积效益的基础硅智财及设计法则，皆与广被采用的N4P完全兼容，因此客户可以轻松移转到N4C，晶粒尺寸缩小亦提高良率，为强调价值为主的产品提供了具有成本效益的选择，以升级到台积电下一个先进技术。CoWoS、系统整合芯片、以及系统级晶圆（TSMC-SoW）台积电的CoWoS是AI革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高带宽内存（HBM）。同时，台积电的系统整合芯片（SoIC）已成为3D芯片堆叠的领先解决方案，客户越来越趋向采用CoWoS搭配SoIC及其他元件的做法，以实现最终的系统级封装（System in Package，SiP）整合。台积电系统级晶圆技术提供了一个革新的选项，让12英寸晶圆能够容纳大量的晶粒，提供更多的运算能力，大幅减少数据中心的使用空间，并将每瓦性能提升好几个数量级。台积电已经量产的首款SoW产品采用以逻辑芯片为主的整合型扇出（InFO）技术，而采用CoWoS技术的芯片堆叠版本预计于2027年准备就绪，能够整合SoIC、HBM及其他元件，打造一个强大且运算能力媲美数据中心服务器机架或甚至整台服务器的晶圆级系统。硅光子整合台积电正在研发紧凑型通用光子引擎（COUPE）技术，以支持AI热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上，相较于传统的堆叠方式，能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。台积电计于2025年完成支持小型插拔式连接器的COUPE验证，接着于2026年整合CoWoS封装成为共同封装光学元件（Co-Packaged Optics，CPO），将光连接直接导入封装中。车用先进封装继2023年推出支持车用客户及早采用的N3AE制程之后，台积电借由整合先进芯片与封装来持续满足车用客户对更高运算能力的需求，以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案，支持先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计于2025年第四季完成AEC-Q100第二级验证。 ... PC版： 手机版：