西电郝跃院士在超陡垂直晶体管器件研究方面取得进展

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展该工作报道一种新型晶体管器件技术，将电阻阈值开关与垂直晶体管进行集成，实现了兼具超陡亚阈值摆幅与高集成密度潜力的垂直沟道晶体管，电流开关比超过8个数量级且室温亚60mV/dec电流范围超过6个数量级，为后摩尔时代高性能晶体管技术提供了一种新的器件方案。随着集成电路制造工艺下探亚5纳米技术节点，传统的晶体管尺寸微缩路线无法像过去一样使能“器件-芯片”性能提升与成本控制。在此背景下，学术界与工业界近年来提出多种创新器件技术，以期克服常规MOSFET的技术局限。其中，三星、IBM、欧洲微电子中心（IMEC）等国际研发机构推出了垂直输运场效应晶体管（vertical-transportfield-effecttransistor,VTFET）器件技术。通过将电流方向从传统MOSFET的平面方向转换为垂直方向，该器件结构有望在芯片上垂直构造晶体管，从而大幅降低器件占有空间，提高集成密度。受此启发，西电研究团队采用超薄二维异质结构造VTFET半导体沟道并与电阻阈值开关（TS）垂直集成，实现超陡垂直晶体管（TS-VTFET）。这一器件技术借助超薄二维半导体出色的静电调控，大幅提升器件栅控能力；同时，借助电阻阈值开关的电压控制“绝缘-导电”相变特性，该器件的室温亚阈值摆幅达到1.52mV/dec，远低于常规MOSFET室温亚阈值摆幅高于60mV/dec的理论极限。此外，在发表的概念验证工作中，研究团队制备的超陡垂直晶体管表现出强大性能，包括电流开关比高于8个数量级、亚60mV/dec电流区间超过6个数量级、漏电流小于10fA等，为后摩尔时代高性能低功耗晶体管技术提供了一种新的方案。...PC版：https://www.cnbeta.com.tw/articles/soft/1419269.htm手机版：https://m.cnbeta.com.tw/view/1419269.htm

英特尔3D堆叠式CMOS晶体管将背面电源和直接背面接触相结合

英特尔3D堆叠式CMOS晶体管将背面电源和直接背面接触相结合"随着我们进入埃米时代，并在四年内走过五个工艺节点，持续创新比以往任何时候都更加重要。在IEDM2023上，英特尔展示了其在研究方面取得的进展，这些进展推动了摩尔定律的发展，凸显了我们有能力为下一代移动计算带来领先的技术，从而实现进一步扩展和高效的功率交付。"英特尔高级副总裁兼元器件研究部总经理桑杰-纳塔拉詹（SanjayNatarajan）为何重要？晶体管扩展和背面功率是帮助满足对更强大计算能力的指数级增长需求的关键。年复一年，英特尔满足了这一计算需求，表明其创新将继续推动半导体行业的发展，并继续成为摩尔定律的基石。英特尔的元件研究小组通过堆叠晶体管不断突破工程极限，将背面功率提升到新的水平，从而实现更多的晶体管扩展和更高的性能，并证明不同材料制成的晶体管可以集成在同一晶圆上。左图显示的是电源线和信号线在晶圆顶部混合在一起的设计。右图显示的是新的PowerVia技术，这是英特尔在业界首次采用的独特的背面电源传输网络。PowerVia是在2021年7月26日举行的"英特尔加速"活动上推出的。在这次活动中，英特尔展示了公司未来的工艺和封装技术路线图。(图片来源：英特尔公司）最近公布的工艺技术路线图强调了公司在持续扩展方面的创新，包括PowerVia背面电源、用于高级封装的玻璃基板和FoverosDirect，这些技术都源于元器件研究部门，预计将在本十年内投入生产。在IEDM2023上，英特尔元件研究部展示了其致力于创新的决心，即在硅片上安装更多晶体管，同时实现更高的性能。研究人员已经确定了通过有效堆叠晶体管继续扩大规模所需的关键研发领域。结合背面电源和背面触点，这些将是晶体管架构技术的重大进步。在改进背面电源传输和采用新型二维沟道材料的同时，英特尔正致力于到2030年将摩尔定律扩展到一万亿个晶体管封装。英特尔在IEDM2023上展示的最新晶体管研究成果能够以低至60纳米的栅极间距垂直堆叠互补场效应晶体管(CFET)。通过堆叠晶体管，可实现面积效率和性能优势。它还与背面电源和直接背面接触相结合。它彰显了英特尔在全栅极晶体管领域的领先地位，展示了公司超越RibbonFET的创新能力，使其在竞争中处于领先地位。英特尔在四年内走过了五个工艺节点，并确定了所需的关键研发领域，以继续扩展具有背面功率传输功能的晶体管：英特尔的PowerVia将于2024年完成制造，这将是首次实现背面功率传输。在IEDM2023上，元器件研究部确定了在PowerVia之后扩展和扩大背面功率传输的途径，以及实现这些途径所需的关键工艺进步。此外，这项工作还强调了背面触点和其他新型垂直互连的使用，以实现面积效率高的器件堆叠。...PC版：https://www.cnbeta.com.tw/articles/soft/1403367.htm手机版：https://m.cnbeta.com.tw/view/1403367.htm

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点https://www.c114.com.cn/news/138/a1250622.htmlhttps://www.intel.com/content/www/us/en/newsroom/news/research-advancements-extend-moore-law.html（英文）在IEDM2023上，英特尔组件研究团队同样展示了其在技术创新上的持续投入，以在实现性能提升的同时，在硅上集成更多晶体管。研究人员确定了所需的关键研发领域，旨在通过高效堆叠晶体管继续实现微缩。结合背面供电和背面触点，这些技术将意味着晶体管架构技术的重大进步。随着背面供电技术的完善和新型2D通道材料的采用，英特尔正致力于继续推进摩尔定律，在2030年前实现在单个封装内集成一万亿个晶体管。———什么flag

"纳米激元晶体管"可以用光处理数据 绕过晶体管的物理缺陷

"纳米激元晶体管"可以用光处理数据绕过晶体管的物理缺陷由物理系的Kyoung-DuckPark教授和YeonjeongKoo教授领导的POSTECH研究小组，与俄罗斯ITMO大学在VasilyKravtsov教授指导下的一个小组合作开发了一个"纳米激元晶体管"。这种创新装置利用了基于异质结构的半导体中的层内和层间激子，解决了传统晶体管中存在的限制。"激发子"负责半导体材料的光发射，由于其电中性状态下光和材料之间的自由转换，是开发下一代发热较少的发光元件和量子信息技术光源的关键。在半导体异质层中有两种激子，它是由两个不同的半导体单层堆叠而成的：水平方向的层内激子和垂直方向的层间激子。两个激子发出的光学信号具有不同的光、持续时间和相干时间。这意味着对这两种光信号的选择性控制可以实现双比特激子晶体管的开发。然而，由于半导体异质结构的非均质性和层间激子的低发光效率，再加上光的衍射极限，在纳米级空间控制层内和层间激子是具有挑战性的。李庆宇、朴京悳教授和顾妍贞资料来源：POSTECH该团队在之前的研究中提出了通过用纳米级尖端压制半导体材料来控制纳米级空间的激子的技术。这一次，研究人员有史以来第一次能够在不直接接触激子的情况下，根据尖端的偏振光远程控制激子的密度和亮度效率。这种结合了光子纳米腔和空间光调制器的方法最显著的优点是，它可以可逆地控制激子，最大限度地减少对半导体材料的物理损害。而且，利用"光"的纳米激子晶体管可以帮助以光速处理大量数据，同时最大限度地减少热能损失。人工智能（AI）进入我们生活的速度超过了我们的预期，它需要大量的数据进行学习，以提供对用户真正有帮助的好答案。随着越来越多的领域利用人工智能，不断增加的信息量应该被收集和处理。这项研究有望提出一个适合数据爆炸时代的新数据处理策略。研究论文的共同第一作者之一YeonjeongKoo说："纳米超声晶体管有望在实现光学计算机方面发挥不可或缺的作用，这将有助于处理由人工智能技术驱动的海量数据。"...PC版：https://www.cnbeta.com.tw/articles/soft/1355363.htm手机版：https://m.cnbeta.com.tw/view/1355363.htm

Intel预告万亿晶体管芯片时代：FinFET将被淘汰

Intel预告万亿晶体管芯片时代：FinFET将被淘汰过去50多年来，半导体行业都深受摩尔定律的影响，这一黄金定律引领着芯片技术的进步，不过近年来摩尔定律也被认为落伍了，作为铁杆捍卫者的Intel现在站出来表示摩尔定律没死，2030年芯片密度就提升到1万亿晶体管，是目前的10倍。在上周的Hotchips2022会议上，IntelCEO基辛格做了主题演讲，他提到先进封装技术将推动摩尔定律发展，将发展出SystemonPackage，简称SOP，芯片制造厂提供的不再是单一的晶圆生产，而是完整的系统级服务，包括晶圆生产、先进封装及整合在一起的软件技术等。根据基辛格所说，目前的芯片最多大概有1000亿晶体管，未来SOP技术发展之后，到2030年芯片的密度将提升到1万亿晶体管，是目前的10倍。不过要想实现10倍的晶体管密度提升，还要有技术突破，目前在用的FinFET晶体管技术已经到了极限，Intel将会在2024年量产的20A工艺上放弃FinFET技术，转向RibbonFET及PowerVIA等下一代技术。根据Intel所说，RibbonFET是Intel对GateAllAround晶体管的实现，它将成为公司自2011年率先推出FinFET以来的首个全新晶体管架构。该技术加快了晶体管开关速度，同时实现与多鳍结构相同的驱动电流，但占用的空间更小。PowerVia是Intel独有的、业界首个背面电能传输网络，通过消除晶圆正面供电布线需求来优化信号传输。PC版：https://www.cnbeta.com/articles/soft/1309749.htm手机版：https://m.cnbeta.com/view/1309749.htm

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到2030年实现1万亿晶体管的单个芯片封装据Tom'sHardware 报道，在本月举行的IEDM2023会议上，台积电制定了提供包含1万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。当然，1万亿晶体管是来自单个芯片封装上的3D封装小芯片集合，但台积电也在致力于开发单个芯片2000亿晶体管。为了实现这一目标，该公司重申正在致力于2nm级N2和N2P生产节点，以及1.4nm级A14和1nm级A10制造工艺，预计将于2030年完成。——，