英特尔3D堆叠式CMOS晶体管将背面电源和直接背面接触相结合

英特尔3D堆叠式CMOS晶体管将背面电源和直接背面接触相结合"随着我们进入埃米时代，并在四年内走过五个工艺节点，持续创新比以往任何时候都更加重要。在IEDM2023上，英特尔展示了其在研究方面取得的进展，这些进展推动了摩尔定律的发展，凸显了我们有能力为下一代移动计算带来领先的技术，从而实现进一步扩展和高效的功率交付。"英特尔高级副总裁兼元器件研究部总经理桑杰-纳塔拉詹（SanjayNatarajan）为何重要？晶体管扩展和背面功率是帮助满足对更强大计算能力的指数级增长需求的关键。年复一年，英特尔满足了这一计算需求，表明其创新将继续推动半导体行业的发展，并继续成为摩尔定律的基石。英特尔的元件研究小组通过堆叠晶体管不断突破工程极限，将背面功率提升到新的水平，从而实现更多的晶体管扩展和更高的性能，并证明不同材料制成的晶体管可以集成在同一晶圆上。左图显示的是电源线和信号线在晶圆顶部混合在一起的设计。右图显示的是新的PowerVia技术，这是英特尔在业界首次采用的独特的背面电源传输网络。PowerVia是在2021年7月26日举行的"英特尔加速"活动上推出的。在这次活动中，英特尔展示了公司未来的工艺和封装技术路线图。(图片来源：英特尔公司）最近公布的工艺技术路线图强调了公司在持续扩展方面的创新，包括PowerVia背面电源、用于高级封装的玻璃基板和FoverosDirect，这些技术都源于元器件研究部门，预计将在本十年内投入生产。在IEDM2023上，英特尔元件研究部展示了其致力于创新的决心，即在硅片上安装更多晶体管，同时实现更高的性能。研究人员已经确定了通过有效堆叠晶体管继续扩大规模所需的关键研发领域。结合背面电源和背面触点，这些将是晶体管架构技术的重大进步。在改进背面电源传输和采用新型二维沟道材料的同时，英特尔正致力于到2030年将摩尔定律扩展到一万亿个晶体管封装。英特尔在IEDM2023上展示的最新晶体管研究成果能够以低至60纳米的栅极间距垂直堆叠互补场效应晶体管(CFET)。通过堆叠晶体管，可实现面积效率和性能优势。它还与背面电源和直接背面接触相结合。它彰显了英特尔在全栅极晶体管领域的领先地位，展示了公司超越RibbonFET的创新能力，使其在竞争中处于领先地位。英特尔在四年内走过了五个工艺节点，并确定了所需的关键研发领域，以继续扩展具有背面功率传输功能的晶体管：英特尔的PowerVia将于2024年完成制造，这将是首次实现背面功率传输。在IEDM2023上，元器件研究部确定了在PowerVia之后扩展和扩大背面功率传输的途径，以及实现这些途径所需的关键工艺进步。此外，这项工作还强调了背面触点和其他新型垂直互连的使用，以实现面积效率高的器件堆叠。...PC版：https://www.cnbeta.com.tw/articles/soft/1403367.htm手机版：https://m.cnbeta.com.tw/view/1403367.htm

英特尔继续推进摩尔定律：芯片背面供电，突破互连瓶颈

英特尔继续推进摩尔定律：芯片背面供电，突破互连瓶颈据澎湃新闻，12月9日，英特尔在IEDM2023（2023IEEE国际电子器件会议）上展示了使用背面电源触点将晶体管缩小到1纳米及以上范围的关键技术。英特尔表示将在2030年前实现在单个封装内集成1万亿个晶体管。英特尔表示，其将继续推进摩尔定律的研究进展，包括背面供电和直接背面触点（directbacksidecontacts）的3D堆叠CMOS晶体管，背面供电研发突破的扩展路径（如背面触点），并在同一块300毫米晶圆上（而非封装）中实现硅晶体管与氮化镓（GaN）晶体管的大规模单片3D集成。

英特尔 详解 PowerVia 芯片背部供电技术：将用于18Å /20Å 工艺

英特尔详解PowerVia芯片背部供电技术：将用于18Å/20Å工艺https://laoyaoba.com/n/864595以前在靠近硅基底的部分造晶体管，然后往上叠好几层电路，信号与供电线路都在晶体管同一侧；现在Intel要把供电线路单独拿出来造在晶体管另一侧。做成夹心饼干。优点是供电线路不需要再穿过15~20层线路，线阻随之下降，功耗更低；减少供电线路对信号线路对干扰；金属层密度可以放宽，大幅度降低工艺的复杂性，有助于提高晶体管密度。缺点是原本的硅基底被移除，晶圆刚性会明显减弱；晶体管夹在两层线路中间，芯片调试难度大增，散热也比以前更困难；制造过程中增加了很多步骤，会使得成本提高。

英特尔描绘了到2030年实现万亿级晶体管芯片设计的路线图

英特尔描绘了到2030年实现万亿级晶体管芯片设计的路线图今年早些时候，NVIDIA的黄仁勋在4000系列发布会的问答环节中再次宣布摩尔定律已死。这一预测与他在2017年北京GPU技术大会上的类似声明相呼应。该公司提交的2023年IEDM研究报告强调了几种工艺、材料和技术，可以帮助这家半导体巨头支持他们之前关于到2030年交付基于芯片的万亿晶体管处理器。英特尔的新晶体管和封装技术研究主要集中在推进CPU的性能和效率，缩小传统单片处理器和基于芯片的新设计之间的距离。提交的材料中提出的一些概念包括：大大减少小芯片之间的间隙以提高性能，即使在失去电源后也能保持其状态的非易失性晶体管，以及新的可堆叠存储器解决方案。英特尔副总裁兼元件研究（CR）和设计启用部总经理加里·巴顿说："自晶体管发明以来的75年里，推动摩尔定律的创新继续解决世界上成倍增长的计算需求。在IEDM2022上，英特尔正在展示突破当前和未来的障碍所需的前瞻性思维和具体的研究进展，满足这种永不满足的需求，并在未来几年保持摩尔定律的活力。"CR小组的研究已经确定了新的工艺和材料，对推动公司接近其万亿晶体管的里程碑至关重要。该公司最新的混合键合研究显示，与前一年的报告相比有10倍的改进。英特尔提交的材料所展示的其他研究包括使用厚度不超过三个原子的新型材料的设计，可以垂直放置在晶体管上方的存储器，以及对可能对量子数据存储和检索产生负面影响的接口缺陷的更多了解。英特尔的元件研究小组是公司内部开发新的和突破性技术的领导者。部件研究组的工程师们发明和开发新的材料和方法，支持半导体制造商在持续的战斗中把技术缩小到原子尺度。该小组负责英特尔的极紫外光刻（EUV）技术，该技术对于英特尔继续缩小节点尺寸同时提高整体半导体能力是不可或缺的。该小组的工作和时间表通常比商业上可用的技术领先5到10年。...PC版：https://www.cnbeta.com.tw/articles/soft/1334351.htm手机版：https://m.cnbeta.com.tw/view/1334351.htm

三星披露下一代芯片背面电源传输技术BSPDN 加入与英特尔的竞争行列

三星披露下一代芯片背面电源传输技术BSPDN加入与英特尔的竞争行列从形式上看，制造商采用的是通过晶圆正面提供电源的方法，这种方法虽然能完成任务，但却带来了功率密度的下降，最终导致性能受损。新的BSPDN方法尚未被代工厂采用，而三星是第一个披露创新方法结果的公司。据这家韩国巨头称，与传统方法相比，他们减少了14.8%的面积。面积的减少使公司有更多的空间在芯片中添加更多的"好东西"，如晶体管，从而提高整体性能。图片来源：TheElec三星还报告称，导线长度减少了9.2%，虽然我们不会深入探讨其中的物理原理，但概括地说，长度减少导致电阻降低，允许更大的电流流过，从而将功率损耗降至最低，并改善了功率传输。三星并不是第一家披露"BSPDN"方法的公司，因为早在今年6月，英特尔也举行了有关该方法的发布会，并将其命名为"PowerVia"。蓝队（TeamBlue）宣布计划在其英特尔20A节点中集成这种新方法，并披露了90%的芯片利用率。该公司表示，"PowerVia"将解决硅架构中的互连瓶颈问题，通过晶圆背面提供电力，从而实现连续传输。英特尔预计在即将于2024年推出的ArrowLakeCPU中使用这种新方法。三星尚未透露新的功率传输方法是否会集成到未来的工艺中。不过，根据该公司目前披露的信息，我们认为下一代工艺可能会在英特尔实施该技术之后稍晚一些采用该技术。...PC版：https://www.cnbeta.com.tw/articles/soft/1376497.htm手机版：https://m.cnbeta.com.tw/view/1376497.htm

英特尔展示用于下一代先进芯片封装的玻璃基板

英特尔展示用于下一代先进芯片封装的玻璃基板与现代有机基板相比，玻璃具有更好的热性能、物理性能和光学性能，可将互连密度提高10倍。玻璃还能承受更高的工作温度，并能通过增强的平面度将图案失真减少50%，从而提高光刻的聚焦深度。基板能够承受更高的温度，这为设计人员提供了更多的电源传输和信号布线灵活性。同时，增强的机械性能将提高装配良率，减少浪费。简而言之，玻璃基板将使芯片设计人员能够在单个封装的较小尺寸内封装更多的芯片（或芯片单元），同时最大限度地降低成本和功耗。几十年来，英特尔一直是半导体行业的领头羊。上世纪90年代，这家芯片制造商率先从陶瓷封装过渡到有机封装，并率先推出了无卤素和无铅封装。英特尔表示，玻璃基板最初将用于需要较大尺寸封装的应用，如涉及图形、数据中心和人工智能的应用。该公司预计将从本十年的下半期开始提供完整的玻璃基板解决方案，并有望在2030年之前在封装上实现1万亿个晶体管。...PC版：https://www.cnbeta.com.tw/articles/soft/1384821.htm手机版：https://m.cnbeta.com.tw/view/1384821.htm