3纳米，怎么办？
3纳米，怎么办？台积电正在推出多种“3nm”版本。两种主要类型是基本N3节点(N3B)和增强型N3节点(N3E)。最近，在他们的2023年技术研讨会上，该公司还宣布了一些额外的衍生节点。然而，尽管它们的名字相似，但两者并不相关，但遵循截然不同的设计规则。我们将它们视为两个独立的血统，台积电还计划稍后推出一些性能更高的N3E变体。在第68届年度IEEE国际电子器件会议(IEDM)上，台积电提交了多篇论文——其中两篇是关于他们的N3节点。第二篇论文实际上是一篇“late-newssubmission”。虽然没有在论文中明确说明，但我们确实与作者确认，第一篇论文指的是N3B，而第二篇论文是他们的N3E节点。在上个月举行的台积电2023技术研讨会上，台积电披露了一些此前未披露的额外细节。N3B台积电首个3纳米级工艺技术——N3B最近已经进入量产。尽管台积电延续了其最近的传统，即披露了关于其工艺的极少实际细节，但这篇论文无疑比几年前的N5论文要好。台积电在这里透露，该节点具有45纳米的接触栅极间距，这是迄今为止所有代工厂报告的最窄间距。值得指出的是，从历史上看，台积电在其标准单元实施中依赖稍微宽松一些的CPP。这使得N3B在实际实施中与CPP的距离为45-47nm。台积电在其N3B节点中引入的其中一件事是一种新的自对准接触(SAC：self-alignedcontact)方案。这让我们感到惊讶，因为我们认为他们现在已经推出了它。相比之下，英特尔早在2011年就在其22纳米工艺中引入了SAC以及其FinFET晶体管架构。三星也在其7纳米系列中引入了SAC。工艺工程师在缩小晶体管时面临的众多挑战之一是由于未对准造成的变化。在现代节点上，由于接触着陆面积（contactlandingarea）较小，未对准的余量会显著下降，从而影响良率。除了触点到栅极（contact-to-gate）短路之外，还会出现寄生电容和性能问题。为了缓解这个问题，台积电表示，对于他们的N3B及更高版本，他们必须引入SAC。SAC严格来说是一种提高良率的流程，可防止栅极因前沿工艺节点中的紧密间距而发生接触短路。在SAC下，栅极通过栅极顶部的电介质硬掩模（dielectrichardmask）防止短路。它还允许触点充分利用与垫片（spacers）相邻的空间。最终产品是一个工艺流程，在工艺变化方面更加宽容。值得注意的是，由于在未对准的情况下接近接触，该过程确实会导致电容恶化。下图来自台积电，显示了SAC如何成功抑制接触到栅极泄漏。与非SAC变化相比，在任一方向上最多3纳米显示对泄漏的影响最小。台积电还报告称，与传统接触方案相比，SAC可将电阻降低45%，并将变化降低50%。顺便说一下，台积电3nm的结果与2012年英特尔的22nm非常相似。下面是英特尔在其22nm节点上的SAC图表略有不同，它显示了高达5nm的错位公差，100%的裸片通过.台积电还谈到了间隔工程（spacerengineering）。随着间隔物（spacer）厚度的增加和接触距离的减小，接触电阻急剧增加。因此，减小间隔物厚度对于将电阻保持在可接受的公差范围内至关重要。它通过降低栅极电容到鳍片的源极/漏极区域并在顶部接触来实现。虽然更需要更薄的间隔物，但它们难以实施，因为它会对器件的产量和可靠性产生不利影响（对于FinFET器件尤其如此）。为此，台积电表示已确定并实施了适合量产的K值<4.0的low-K间隔器。在他们的N3B工艺中，台积电报告说，在通过TDDB规范的同时，与之前的间隔物实现相比，Vmax提高了高达230mV。同样的测试芯片还集成了256Mib的HC和HDSRAM宏。N3EN3E节点是台积电计划在今年下半年推出的一个完全不同的工艺节点，大约在N3B推出一年后。对于大多数客户来说，这将是真正N3节点。这个节点的一切都与N3B不同。为此，N3E节点提供了48纳米的多晶硅间距（polypitch）、26纳米的鳍状间距（finpitch）以及23纳米的最小金属间距（metalpitch）。这分别表示0.94倍和0.93倍的缩放比例。为了促进23nmpitch的最小金属间距，台积电表示它采用了“用于Cu的创新衬里”（innovativelinerforCu），以便将标称金属宽度的RC降低20%，对于2倍金属宽度降低RC多达30%。同样，台积电表示，“创新的阻挡工艺”（innovativebarrierprocess）被用来将ViaRC减少多达60%。相比之下，英特尔使用的是增强型铜(eCu：enhancedCopper)，它包含一个钽阻挡层，钴包层围绕着一个纯铜核心。在具有更松弛间距（relaxedpitches）的上层金属层，据说势垒厚度（barrierthickness）已经减少，并且使用极低low-κ电介质来最小化整体BEOLRC延迟。简要提到了一些额外的制程特征。这是第6代high-K替代金属栅极工艺。台积电表示，对于这一制程，它已经改进了垫片工程（spacerengineering），这似乎与N3B所详述的相似。台积电还提到使用带有双外延工艺的凸起源极/漏极，该工艺针对沟道应变进行了优化，以降低源极/漏极电阻。台积电N3EIEDM论文的一大焦点是“FinFlex”（hybridcells），该公司将其描述为“aninnovativestandardcellarchitecturewithdifferentfinconfigurations”。与往常一样，台积电开发了三个主要的逻辑标准单元库——短高度、中高度和分别包含1、2和3个鳍片高度单元的高标准单元库。除了独立的应用程序之外，FinFlex还提供三种预定义的配置，将这些库混合在一起以提供各种密度-性能权衡。在某种程度上，FinFlex可以被认为是一个固定的双高标准单元，但台积电确实以一种巧妙的方式将它们结合起来，以在需要的地方利用更高的性能，在性能不是必需的地方利用更高的密度。所有三个FinFlex变体都使用中等高度的2fin标准单元。台积电表示，之所以选择它，是因为它具有最佳的性能密度平衡。当与1fin库（称为“2-1fin配置”）结合使用时，台积电表示它可以在不牺牲功耗敏感应用程序性能的情况下实现良好的面积减少。在这里，混合设置中的2fin器件可用于关键路径以利用更高的电流，而单鳍式（fin）单元则用于减少泄漏。台积电表示，这可以生产迄今为止密度最高的混合标准单元，同时提供最低的功耗。同样，当与3fin库（称为“3-2fin配置”）结合使用时，三fin单元可用于为高性能应用提供更高的驱动电流。台积电指出，借助hybridcellsFinFlex配置，通过协同优化BEOL布局布线，可实现额外的cell-level和chip-level电容降低。综合起来，N3E单元高度基于26纳米扩散线（diffusionlines）。因此，对于48纳米CPP的1、2和3fincell，我们有4.5、5.5和6.5扩散线高度，在54纳米CPP上有6.5、7.5和8.5线高。这转化为48nmCPP处的143纳米高密度单元高度和54nmCPP处的195纳米高密度单元高度。48纳米CPP的2-2配置提供286纳米hybridcells以及54纳米多晶硅的390纳米。对于2-2、2-1和2-3，这分别在48nmCPP处达到286nm、403nm和455nm，在54nmCPP处达到390nm、559nm和611nm。请注意，这说明了在混合配置中必须连接的额外H143/H195。在48纳米CPP下，143纳米HD单元的晶体管密度约为215.6MTr/mm?。这相当于纯逻辑密度的晶体管缩放比例约为1.56倍（没有内置模拟/SRAM，尽管这些在该节点中基本没有变化），这与台积电公布的基于0.5[Logic]+的1.6倍逻辑密度数字相对接近0.3[SRAM]+.2[模拟]利用2-1fin配置。在48纳米CPP下，169纳米HPcell的工作效率约为182.5MTr/mm2。具有54纳米CPP的3纳米高性能单元(H221)产生的晶体管密度约为124.02MTr/mm2。从历史上看，我们只见过与relaxedpolypitch一起使用的高密度单元。也就是说，221...PC版：https://www.cnbeta.com.tw/articles/soft/1364449.htm手机版：https://m.cnbeta.com.tw/view/1364449.htm
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