台积电确认苹果 M1 Ultra 采用 InFO-LSI 封装，将两片 M1 Max 连接到一起

台积电确认苹果M1Ultra采用InFO-LSI封装，将两片M1Max连接到一起台积电现已证实，苹果M1Ultra芯片其实并未采用传统的 CoWoS-S2.5D封装生产，而是使用了本地的芯片互连(LSI)的集成InFO 扇出型晶圆级封装（IntegratedFan-out）芯片。具体而言，InFO-LSI技术需要将一个本地LSI(siliconinterconnection)与一个重分布层RDL(redistributionlayer)相关联。与CoWoS-S相比，InFO-LSI的主要优势在于其较低的成本。CoWos-S需要用到大量完全由硅制成的大型中介层，因此成本非常昂贵。https://www.ithome.com/0/615/781.htm

剑指台积电：英特尔重注押宝先进封装

剑指台积电：英特尔重注押宝先进封装英特尔封装/组装和测试技术开发资深总监PatStover说，“我在封装领域已有27年经验，透过封装技术延续了摩尔定律”。封装技术的改进，被称为“先进封装”。通俗地说，先进封装，就是将芯片像乐高积木那样堆叠组合，再把这些组合封住固化成一个整体。这是用3D立体方式解决物理存在极限带来的微缩障碍。台积电、英特尔和三星电子等，都在提高这种技术的研发投入。英特尔在亚太区下了封装投资重注，选择的国家是马来西亚。看上，英特尔很想在台积电的封装版图中，掰下一块蛋糕，但就目前的进展看，还没到真正能对台积电形成威胁的那个时刻。2.5D/3D封装的异同点是什么？一般来说，先进封装是指2.5D以上的封装技术。所谓2.5D，就是堆叠部分芯片；3D是实现全部堆叠。目前，苹果（Apple）的M1Ultra芯片，采用的是台积电的InFO封装技术（InFO_Li），为2.5D；英伟达（NVIDIA）AI芯片则用了台积电CoWoS封装堆叠技术，又被称为“3DIC”。但也有技术论文称台积电CoWoS也是2.5D封装技术。台积电SoIC技术则属于3D封装。2.5D/3DIC封装都是新兴的半导体封装技术，都能实现芯片间的高速和高密度互连，从而提高系统的性能和集成度。这两者的区别：首先是连接方式不同。2.5D封装通过TSV硅转接基板连接芯片，将两个或多个有源半导体芯片并排置于硅中介层，以实现多个/组芯片的高密度互连；3DIC封装是将多个芯片/组作垂直堆叠，再通过直接键合技术实现芯片间的互连，特点是芯片组之间连接相对于2.D封装更短，尺寸也更小。其次，制造工艺不同。2.5D封装要制造硅基中介层，还要做微影技术等复杂工艺；3DIC封装的制造工艺是要应用直接键合技术，难度很高。第三，应用场景和性能不同。2.5D封装通常在高性能计算、网络通信、人工智能和移动设备等领域有大规模应用，具有较高的性能和相对更灵活的设计；3DIC封装通常应用于存储器、传感器和医疗器械等领域，集成度较高，封装体积也相对更小。英特尔的2.5D封装技术被称为“EMIB”，自2017年开始在产品中得以应用。与一般2.5D封装技术不同之处是EMIB没有TSV转接基板。所以无需额外工艺，设计也较为简单。英特尔的资料中心处理器SapphireRapid即采用了这项技术。英特尔首代3DIC封装称为“Foveros”，2019年时用于英特尔上一代计算机处理器Lakefield。就技术特色而言，EMIB透过“硅桥（SilliconBridge）”（而非TSV转接基板），从下方连接高带宽存储器（HBM：HighBandwidthMemory）和运算等各种芯片（die）。由于硅桥会埋在基板（substrate）中并连接芯片，达成高带宽存储器和运算芯片的直接连接，因此这样就能加快芯片本身的能效。Foveros采用3D堆叠，将高带宽存储器、运算单元和架构等不同功能的芯片组像汉堡包一样层叠，再用铜线穿透每层芯片组，就像将筷子穿透插入汉堡包，以此达到连接效果。最后，工厂将已完成堆叠的芯片送到封装厂座组装，接合铜线与电路板上的电路。9月即将发布的英特尔新一代CPU“MeteorLake”，即采用了第二代“Foveros”3DIC技术。目前，台积电CoWoS封装技术产能不足。业界有消息称，苹果公司预订了台积电CoWoS封装大部分产能，迫使高通将部分芯片订单转给三星电子。目前，三星电子的3D封装技术被称为“X-Cube”。就这两种封装技术的应用广度和深度看，3D封装技术仍在早期阶段，2.5D封装技术也没有完全放量。有一点很有意思，据PatStover透露，在英特尔IDM2.0战略指引下，即使客户未在晶圆代工厂下单，也可以使用先进封装服务。这说明英特尔开始从“产品导向”转变为“用户导向”，不再强调产品本位思维，转而向着“客户需求定制”商业模式转换。比如，客户可以直接在英特尔完成封装，而没有强制规定客户必须通过英特尔代工厂完成芯片制造的所有流程。海外封测核心重镇在哪？英特尔在9月即将发布的新一代CPU“MeteorLake”，采用了自家的3DIC封装技术“Foveros”，封装环节也会在自家工厂完成。英特尔做先进封装是认真的。8月底，有媒体消息称，英特尔副总裁兼亚太区总经理StevenLong表示，目前英特尔正在马来西亚槟城兴建最新的封装厂，以强化2.5D/3D封装布局。这将是继英特尔新墨西哥州及奥勒冈厂之后，首座在美国之外采用英特尔Foveros先进封装架构的3D封装厂。根据英特尔的规划，到2025年，英特尔Foveros封装产能将达到当前水平的4倍。届时，槟城新厂将成为英特尔最大的3D封装厂。此外，英特尔还将在马来西亚居林高科技园区兴建另一座封装测试厂。未来英特尔在马来西亚的封测厂将增至6座。在2022年末举行的英特尔On技术创新峰会上，英特尔CEO基辛格表示，英特尔代工服务将开创“系统级代工时代”。不同于仅向客户供应晶圆的传统代工模式，英特尔还提供硅片、封装、软件和芯粒等多项服务。此外，从PatStover的描述中可以看到，英特尔将芯片代工的各个环节都做了“拆/整”组合，以更灵活的方式由客户自行挑选。值得一提的是英特尔Foveros计划推出FoverosDirect，这能实现直接铜对铜键合转变。通过HBI（HybridBonding）技术以实现10微米以下的凸点间距，让不同芯片间实现超过10倍的互联密度提升。这就使得晶圆制造与先进封装之间的界限不再那么泾渭分明，但其对先进封装工厂要求也大幅提升。据英特尔企业副总裁暨亚太日本区（APJ）总经理SteveLong透露，英特尔在亚太区的多国均有投资，但主要集中在日本和马来西亚，尤其以后者的投资额为最高。华尔街见闻查阅英特尔公开投资记录发现，在亚太区，英特尔在中国（成都）有投资组装测试厂；在越难，英特尔也做了组装测试厂的投资。就封装厂而言，英特尔目前有在建和规划中的3座工厂：分别位于美国新墨西哥州（在建）、马来西亚槟城（开建）和马来西亚居林（规划）。目前英特尔官方并未透露Foveros的产能数据。就眼下的情况看，台积电和三星电子不必对英特尔的先进封装产能有过分担忧。因为英特尔在两年前宣布投资35亿美元扩充的新墨西哥州先进封装产能厂，至今仍未完工。至于马来西亚槟城新厂的完工时间，估计要到2024年底和2025年初。未来英特尔在马来西亚将有6座工厂。现有的4座分别为槟城和居林（Kulim）的两座封测厂，以及在居林负责生产测试设备的系统整合和制造服务厂（SIMS）和自制设备厂（KMDSDP）。英特尔芯片组数计工程事业部副总裁SureshKumar表示，拥有设计能力是马来西亚基地的重要特色，同一个专案能和美国奥勒冈州（Oregon）的研发团队轮流交替，可以24小时不间断地投入研发，“马来西亚设计团队已经拥有32年的历史，加上产线近乎完整，在这边设计速度也会较快”。...PC版：https://www.cnbeta.com.tw/articles/soft/1381243.htm手机版：https://m.cnbeta.com.tw/view/1381243.htm

英伟达、苹果大量追加先进封装订单：台积电将月产能提升120%

英伟达、苹果大量追加先进封装订单：台积电将月产能提升120%人工智能的浪潮也带动了AI服务器需求成长，也带动英伟达GPU芯片需求，而英伟达的GPU芯片就主要采用了CoWoS先进封装。CoWoS可以分成“CoW”和“WoS”来看，“CoW（Chip-on-Wafer）”是芯片堆叠；“WoS（Wafer-on-Substrate）”则是将芯片堆叠在基板上。CoWoS就是把芯片堆叠起来，再封装于基板上，最终形成2.5D、3D的型态，可以减少芯片的空间，同时还能减少功耗和成本。随着芯片元件尺寸越来越接近物理极限，微缩难度也越来越高，目前的半导体产业不仅持续发展先进制程，同时也朝芯片架构着手改进，让芯片从原先的单层，转向多层堆叠。也因如此，先进封装也成为延续摩尔定律的关键推手之一，但CoWoS中的CoW部分过于精密，目前只能由台积电制造，所以才会造就大客户纷纷加大订单的景象。...PC版：https://www.cnbeta.com.tw/articles/soft/1396447.htm手机版：https://m.cnbeta.com.tw/view/1396447.htm

消息人士称台积电考虑在日本引进先进芯片封装产能

消息人士称台积电考虑在日本引进先进芯片封装产能两位知情人士透露，台积电正考虑在日本建设先进封装产能，此举将为日本重启其半导体制造业务增添动力。他们补充说，审议工作还处于早期阶段，但由于信息尚未公开，因此拒绝透露姓名。其中一名知情人士透露，台积电正考虑将将其晶圆基片芯片(CoWoS)先进封装技术引入日本。知情人士称，由于目前仍处于早期商讨阶段，尚未就潜在投资规模或时间表做出决定。CoWoS是一种高精度技术，涉及将芯片堆叠在一起，提高处理能力，同时节省空间并降低功耗。目前，台积电的CoWoS产能全部位于台湾。——

特斯拉晶圆级Dojo处理器投入量产，采用25颗芯片阵列设计

特斯拉晶圆级Dojo处理器投入量产，采用25颗芯片阵列设计特斯拉在台积电北美技术研讨会上宣布，专为AI训练设计的晶圆级Dojo处理器已开始量产。该处理器采用5x5阵列，共25颗芯片，利用台积电的InFO_SoW技术实现晶圆级互连，模拟单个处理器工作。Dojo处理器耗电量巨大，使用复杂的电压调节模块，为计算平面提供18000安培的电力，散发的热量高达15000W，因此需要水冷散热。尽管特斯拉未透露具体性能，但其在AI训练领域的潜力巨大，具有高带宽、低延迟通信和高能源效率等优势。关注频道@TestFlightCN频道投稿@TNSubmbot

一文看懂台积电的前沿新技术

一文看懂台积电的前沿新技术本文依序介绍：先进制程相关技术：N3家族／N2制程／NanoFlex／A16／超级电轨／CFET先进封装相关技术：SoW/3DFabric/SoIC(&Hybridbonding)/CoWoS/InFo特殊制程相关技术：硅光子先进制程1、N3家族N3E去年第四季进入量产，至于今年下半年准备量产的N3P，良率表现接近N3E，目前已经客户产品设计定案（tape-out）。台积电指出，由于N3P在效能、功耗、面积（PPA）表现更优异，大多数3纳米产品都将采用N3P制程技术，未来可看到更多高阶产品进入3纳米时代。产能部分，受惠HPC、手机需求，台积电今年3纳米产能比去年增加三倍多，其实还不够，还在努力满足客户需求。2、N2制程N2制程采用纳米片（Nanosheet）晶体管，提供更优异能源效率。目前2纳米技术进展顺利，纳米芯片转换表现达到目标90%、转换成良率也超过80%，预计2025年量产。未来会有更多N2家族出现，包括N2P、N2X等应用。3、NanoFlex台积电N2技术将搭配NanoFlex，在设计技术协同优化有新的突破。NanoFlex为芯片设计人员提供灵活的2纳米标准元件，这是芯片设计的基本构建模组，高度较低的元件能节省面积，并拥有更高功耗效率；高度较高的元件则将效能最大化。过去设计很难把不同高度的元件整合在一起，而台积电最新技术能帮助客户在相同的设计区块中优化高低元件组合，可提升15%的速度，进而在应用的功耗、效能及面积（PPA）之间取得最佳平衡。4、A16A16技术将使用下一代纳米片技术结合超级电轨（SuperPowerRail）架构，预计2026年下半年量产。这次会采用不同布线，台积电认为这是高效能运算（HPC）产品的最佳解决方案。相较于N2P制程，使用超级电轨的A16在相同Vdd（工作电压）下，运算速度增加8~10%，在相同速度下，功耗降低15~20%，芯片密度提升高达1.10X。5、超级电轨随着芯片堆叠层数越来越多，供电逐渐成为问题，因为需要穿越10到20层堆叠才能为下方的晶体管提供电力和数据讯号，且互连线和电源线共存的线路层架构也逐渐混乱，加上传统制程涉及打洞，会消耗掉晶体管面积，因此背面供电技术变得越来越重要。台积电的“超级电轨”将供电网路移到晶圆背面，使晶圆正面释放更多讯号网路的布局空间，提升逻辑密度和效能，另改善功率传输，大幅减少IR压降。台积电也表示，这项技术是业界首创，保留栅极密度与元件宽度的弹性。6、CFET晶体管架构从平面式（planer）发展到FinFET，再转至纳米片架构，下一个制程之一是“互补式场效晶体管”（CFET），即将nFET和pFET垂直堆叠。这项技术将硅（Si）和锗（Ge）等不同材料从上下方堆叠，使p型和n型的场效晶体管更靠近。透过这种叠加方式，CFET消除ntop分开的瓶颈，将运作单元活动区域（cellactivearea）面积减少2倍。台积电指出这项技术可大幅改善零组件电流，使CFET密度提升1.5~2倍。目前台积电已成功验证在晶圆上，可把nFET和pFET放在晶体管上。张晓强过去也在ISSCC2024分享台积电实验室成功做出的CFET架构，当时他表示“这是在实验室做出来真正的整合元件，可以看到曲线多么漂亮（下图左），这在推动晶体管架构的创新上是一大里程碑”。先进封装1、SoW（系统级整合技术）SoW采用台积电InFO和CoWoS封装技术，用整个晶圆将逻辑裸晶（LogicDie）和HBM记忆体整合起来。台积电希望不只是ChipLevel，希望透过Systemlevel使性能、速度等面向都有所提升。目前采用InFO技术的系统级晶圆已经量产，计画开发并推出采CoWoS技术的系统级晶圆，整合SoC或SoIC、HBM及其他元件，预计2027年量产。目标用于AI、HPC领域，扩充下一代数据中心所需的运算能力。2、3DFabric台积电3DFabric技术家族包含SoIC、CoWoS、InFO三大平台，包括2D和3D前端和后端互连技术。3、SoICSoIC平台用于3D硅芯片堆叠，并提供SoIC-P（Bumped）和SoIC-X（Bumpless）两种堆叠方案。SoIC-P是微凸块堆叠解决方案，适用行动应用等讲求成本效益的应用。另一个SoIC-X解决方式采HybridBonding（混合键合），适合HPC、AI领域，此解决方案好处是接点间距（Pitch）可做到几微米（µm），增加两个芯片间的互连接口（interconnectinterface），使互联密度达到新的层级。张晓强指出，台积电目前HybridBonding的键合间距（Bondpitch）密度目前可做到6微米，未来可到2~3微米；同时推进微凸块（MicronBump）技术，目前在30几个微米，未来目标是降到十几个微米。台积电透露，目前看到客户对于SoIC-X技术需求逐渐增加，预计到2026年底将会有30个客户设计定案。4、CoWoS/InFOCoWoS包括CoWoS-S、CoWoS-L和CoWoS-R，主要是根据中介层材质不同，成本也不同。CoWoS-S中介层是采用硅（Sillicon），CoWoS-L使用LSI（本地硅互连），CoWoS-R中介层使用RDL布线来连接小芯片。根据产品需求，SoIC芯片可与CoWoS或InFO整合。目前第一个采用SoIC-X和CoWoS技术的就是AMD的MI300A/MI300X。台积电和NVIDIA合作推出的BlackwellAI加速器，采用CoWoS-L技术，为2个采用5纳米制程的SoC和8个HBM堆叠整合在一个模组。此外，台积电CoWoS技术可将先进的SoC/SoIC与HBM进行整合，满足市面上AI芯片的严苛要求。台积目前SoIC已透过CoWoS-S量产出货，并计画开发一种8倍光罩尺寸的SoIC芯片（采A16制程）和12个高频宽记忆体堆叠的CoWoS解决方案（下图的中下方），预计2027年开始量产。硅光子张晓强指出，硅光子主要有两个部分，其一为光子部分，如光波导等，不需要非常高的制程，65纳米制程即可；另一个是电的部分，电光要进行转换，电必须越来越快，因此需要7纳米、甚至5纳米先进制程加入。硅光子布局，台积电正在研发COUPE（紧凑型通用光子引擎），将电子裸晶（EIC）透过SoIC-X的3D堆叠技术，堆叠在光子裸晶（PIC）上，使功耗带来巨大改进，叠起来后面积也会缩小。相较传统堆叠，这种方式能使裸晶对裸晶介面有最低电阻及更高能源效率。值得注意的是，透过SoIC-X的铜对铜（Cu-Cu）HybridBonding，可实现超高速RF射频讯号。张晓强解释，之后COUPE（即光子引擎）会再与运算芯片（ComputeDie）整合起来，也需要很多缆线进来接上，因此3D堆叠技术相当重要。台积电计画2025年完成小型插拔式连接器的COUPE验证，于2026年整合到共同封装光学元件（CPO）的CoWoS封装基板，使EIC/PIC/交换器在封装层高度整合，这有助于降低2倍功耗、延迟降低10倍。此外，台积电也打算将COUPE整合进CoWoS中介层中，进而将功耗再降低5倍、延迟再降低2倍。目前COUPE产品主要适用于HPC领域或数据中心。...PC版：https://www.cnbeta.com.tw/articles/soft/1432366.htm手机版：https://m.cnbeta.com.tw/view/1432366.htm