台积电将如期在2025年上线2nm生产工艺 2026年推出N2P工艺

台积电将如期在2025年上线2nm生产工艺2026年推出N2P工艺供应链消息称台积电的2nm工艺布局如期推进，2025年下半年在新竹市宝山乡进入量产。在2nm工艺量产1年之后，台积电将推出采用背面供电网络（BSPDN）技术的N2P工艺。2nm芯片是台积电的一个重大节点，该工艺将会采用纳米片晶体管（Nanosheet），取代鳍式场效应晶体管（FinFET），这意味着台积电工艺正式进入GAA晶体管时代。其中，2nm芯片相较于3nm芯片，在相同功耗下，速度快10~15%。在相同速度下，功耗降低25~30%。()频道：@TestFlightCN

下一代改良工艺有望加速发挥台积电当前3纳米技术的优势

下一代改良工艺有望加速发挥台积电当前3纳米技术的优势生产全球最先进芯片的竞争十分激烈，而台积电的产品路线图承诺，这场争夺战将异常激烈。首先，其性能优化的N3P节点即将问世，并将于2024年下半年投入量产，这将是该公司一段时间内最先进的节点。明年台积电将推出两个生产节点，它们将于2025年下半年进入大批量生产，有望加快N3P优势的发挥，这两个节点分别是3纳米级工艺N3X和2纳米级工艺N2。N3X专为高性能计算应用而定制，最高电压为1.2V。根据AnandTech的研究，N3X芯片可将Vdd从1.0V降至0.9V，从而将功耗降低7%，将性能提高5%，或将晶体管密度提高约10%。N2采用全栅极（GAA）纳米片晶体管，这是台积电的首创，具有卓越的低Vdd性能，专为移动和可穿戴应用而设计。此外，台积电表示，N2的超薄堆叠纳米片将HPC的节能计算提升到了一个新的水平。还将增加背面电源轨，以进一步提高性能。N2技术将配备台积电NanoFlex，这是一种设计-技术协同优化技术，可为设计人员提供N2标准单元的灵活性，其中短单元强调小面积和更高的能效，而高单元则最大限度地提高性能。客户可在同一设计块内优化短单元和高单元的组合。2026年，台积电将再推出两个节点：N2P（2纳米级）和A16（1.6纳米级）。与最初的N2相比，N2P的功率有望降低5%-10%，性能提升5%-10%。不过，与之前公布的消息相反，N2P将不会采用背面功率传输网络，而是使用传统的功率传输机制。这意味着这种先进功率传输的集成将转移到包括A16在内的新一代节点上。台积公司上月发布了A16。A16将结合台积公司的超级电源轨架构和纳米片晶体管，通过将前端路由资源专用于信号来提高逻辑密度和性能，使A16成为具有复杂信号路由和密集电源传输网络的高性能计算产品的理想选择。与台积电的N2P工艺相比，A16将在相同Vdd（正电源电压）下提高8-10%的速度，在相同速度下降低15-20%的功耗，并为数据中心产品提高高达1.10倍的芯片密度。...PC版：https://www.cnbeta.com.tw/articles/soft/1432411.htm手机版：https://m.cnbeta.com.tw/view/1432411.htm

台积电A14工厂建设或延期 目前重点推进N2和A16制程

台积电A14工厂建设或延期目前重点推进N2和A16制程台积电表示，延期收地进度的原因是目前N2制程需求较大，预计明年量产，加上最近在北美技术论坛首次公布的A16制程也预计于2026年量产，根据目前市场和客户的需求情况，认为A14制程不是那么急迫，故而选择重点推进N2和A16制程，延后A14制程的相关工作。台积电的中部科学工业园二期园区A14工厂规划案在今年3月6日发布实施，目前已进入土地获取程序，中部科学工业园管理局从4月27日开始，就连续举办了四场土地所有权人协商会议。整个园区的开发面积达89公顷，预计购置费用约为237亿新台币（约合人民币52.69亿元）。其实此次台积电延期收地有可能是受到之前在日本、美国、德国等海外投资建厂的影响，公司内部资金链相对紧张，同时A16制程的研制成功和量产缓解了对于A14制程的急迫需求，故而选择延后计划。而A16制程工艺之所以能够延缓A14制程的急迫需求，是因为其使用了台积电的超级电轨（SuperPowerRail）架构和纳米片晶体管，将供电接口转移至芯片背面，在正面释放出更多的布局空间，有效提升逻辑密度和效能。相比于N2P工艺，A16在相同工作电压下速度快了8-10%，或者在相同速度下，功耗降低了15-20%，同时密度提升了1.1倍，更适用于具有复杂讯号及密集供电网络的高性能计算（HPC）产品。...PC版：https://www.cnbeta.com.tw/articles/soft/1429303.htm手机版：https://m.cnbeta.com.tw/view/1429303.htm

台积电首度发布 A16 新型芯片制造技术，预计 2026 年量产

台积电首度发布A16新型芯片制造技术，预计2026年量产当地时间4月24日，台积电在美国加州圣克拉拉举行的北美技术论坛上，发布了一项名为TSMCA16的新型芯片制造技术，预计于2026年量产。据悉，台积电这次首度发布TSMCA16技术，结合领先的纳米片电晶体及创新的背面电轨（backsidepowerrail）解决方案以大幅提升逻辑密度及效能，预计于2026年量产。

台积电路线图一览：N3X、N2P、A16 将于 2025/2026 年推出

台积电路线图一览：N3X、N2P、A16将于2025/2026年推出*台积电公布的芯片密度反映了由50%逻辑、30%SRAM和20%模拟组成的"混合"芯片密度。**面积相同。***速度相同。生产节点包括N3X（3纳米级，注重极高性能）和N2（2纳米级）。台积电表示，与N3P相比，N3X芯片通过将Vdd从1.0V降至0.9V，可在相同频率下将功耗降低7%，在相同面积下将性能提高5%，或在相同频率下将晶体管密度提高约10%。同时，与前代产品相比，N3X的主要优势在于其1.2V的最高电压，这对于桌面或数据中心GPU等超高性能应用非常重要。台积电的N2将是台积电首个使用全栅极（GAA）纳米片晶体管的生产节点，这将显著提高其性能、功耗和面积（PPA）特性。与N3E相比，在N3上生产的半导体可将功耗降低25%-30%（在晶体管数量和频率相同的情况下），将性能提高10%-15%（在晶体管数量和功耗相同的情况下），并将晶体管密度提高15%（在速度和功耗相同的情况下）。就功耗和晶体管密度而言，N2肯定是台积电无可争议的冠军，但就性能而言，特别是在高电压下，N3X有可能向其发起挑战。对于许多客户来说，N3X还将因使用成熟的FinFET晶体管而受益，因此在2025年下半年，N2不会自动成为台积电最好的节点。2026:N2P和A16下一年，台积电将再次推出两个节点，分别针对大致相同的智能手机和高性能计算应用：N2P（性能增强型2纳米级）和A16（具有背面功率传输功能的1.6纳米级）。与最初的N2相比，N2P的功耗有望降低5%-10%（速度和晶体管数量相同），性能提升5%-10%（功耗和晶体管数量相同）。同时，与N2P相比，A16的功耗最多可降低20%（速度和晶体管数相同），性能最多可提高10%（功耗和晶体管数相同），晶体管密度最多可提高10%。考虑到A16具有增强的背面功率传输网络，它很可能成为注重性能的芯片设计人员的首选节点。当然，由于背面功率传输需要额外的工艺步骤，因此使用A16的成本会更高。...PC版：https://www.cnbeta.com.tw/articles/soft/1431968.htm手机版：https://m.cnbeta.com.tw/view/1431968.htm

台积电公布A16 1.6nm工艺：对比2nm性能提高10%、功耗降低20%

台积电公布A161.6nm工艺：对比2nm性能提高10%、功耗降低20%据了解，台积电在此次的北美技术论坛中，首度公开了台积电A16（1.6nm）技术，结合领先的纳米片晶体管及创新的背面供电（backsidepowerrail）解决方案以大幅提升逻辑密度及性能，预计于2026年量产。台积电还推出系统级晶圆（TSMC-SoWTM）技术，此创新解决方案带来革命性的晶圆级性能优势，满足超大规模数据中心未来对AI的要求。台积电指出，适逢台积电北美技术论坛举办30周年，出席贵宾人数从30年前不到100位，增加到今年已超过2,000位。北美技术论坛于美国加州圣塔克拉拉市举行，为接下来几个月陆续登场的全球技术论坛揭开序幕，本技术论坛亦设置创新专区，展示新兴客户的技术成果。台积电总裁魏哲家博士指出，我们身处AI赋能的世界，人工智慧功能不仅建置于数据中心，而且也内置于个人电脑、移动设备、汽车、甚至物联网之中。台积电为客户提供最完备的技术，从全世界最先进的硅芯片，到最广泛的先进封装组合与3DIC平台，再到串连数位世界与现实世界的特殊制程技术，以实现他们对AI的愿景。此次论坛公布新技术包括：台积电A16技术随着台积电领先业界的N3E技术进入量产，接下来的N2技术预计于2025年下半年量产，台积电在其技术蓝图上推出了新技术A16。据介绍，A16将结合台积电的超级电轨（SuperPowerRail）构架与纳米片晶体管，预计于2026年量产。该超级电轨技术将供电网络移到晶圆背面，为晶圆正面释放出更多信号网络的布局空间，借以提升逻辑密度和性能，让A16适用于具有复杂信号布线及密集供电网络的高效能运算（HPC）产品。台积电表示，相较于N2P制程，A16在相同Vdd（工作电压）下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高达1.10倍，以支持数据中心产品。台积电创新的NanoFlex技术支持纳米片晶体管台积电即将推出的N2技术将搭配TSMCNanoFlex技术，展现台积电在设计技术协同优化的崭新突破。TSMCNanoFlex为芯片设计人员提供了灵活的N2标准元件，这是芯片设计的基本构建模块，高度较低的元件能够节省面积并拥有更高的功耗效率，而高度较高的元件则将性能最大化。客户能够在相同的设计内存块中优化高低元件组合，调整设计进而在应用的功耗、性能及面积之间取得最佳平衡。N4C技术台积电还宣布将推出先进的N4C技术以因应更广泛的应用。N4C延续了N4P技术，晶粒成本降低高达8.5%且采用门槛低，预计于2025年量产。据介绍，N4C提供具有面积效益的基础硅智财及设计法则，皆与广被采用的N4P完全兼容，因此客户可以轻松移转到N4C，晶粒尺寸缩小亦提高良率，为强调价值为主的产品提供了具有成本效益的选择，以升级到台积电下一个先进技术。CoWoS、系统整合芯片、以及系统级晶圆（TSMC-SoW）台积电的CoWoS是AI革命的关键推动技术，让客户能够在单一中介层上并排放置更多的处理器核心及高带宽内存（HBM）。同时，台积电的系统整合芯片（SoIC）已成为3D芯片堆叠的领先解决方案，客户越来越趋向采用CoWoS搭配SoIC及其他元件的做法，以实现最终的系统级封装（SysteminPackage，SiP）整合。台积电系统级晶圆技术提供了一个革新的选项，让12英寸晶圆能够容纳大量的晶粒，提供更多的运算能力，大幅减少数据中心的使用空间，并将每瓦性能提升好几个数量级。台积电已经量产的首款SoW产品采用以逻辑芯片为主的整合型扇出（InFO）技术，而采用CoWoS技术的芯片堆叠版本预计于2027年准备就绪，能够整合SoIC、HBM及其他元件，打造一个强大且运算能力媲美数据中心服务器机架或甚至整台服务器的晶圆级系统。硅光子整合台积电正在研发紧凑型通用光子引擎（COUPE）技术，以支持AI热潮带来的数据传输爆炸性成长。COUPE使用SoIC-X芯片堆叠技术将电子裸晶堆叠在光子裸晶之上，相较于传统的堆叠方式，能够为裸晶对裸晶界面提供最低的电阻及更高的能源效率。台积电计于2025年完成支持小型插拔式连接器的COUPE验证，接着于2026年整合CoWoS封装成为共同封装光学元件（Co-PackagedOptics，CPO），将光连接直接导入封装中。车用先进封装继2023年推出支持车用客户及早采用的N3AE制程之后，台积电借由整合先进芯片与封装来持续满足车用客户对更高运算能力的需求，以符合行车的安全与质量要求。台积电正在研发InFO-oS及CoWoS-R解决方案，支持先进驾驶辅助系统（ADAS）、车辆控制及中控电脑等应用，预计于2025年第四季完成AEC-Q100第二级验证。...PC版：https://www.cnbeta.com.tw/articles/soft/1428666.htm手机版：https://m.cnbeta.com.tw/view/1428666.htm