三星将于2025年推出"SAINT"3D芯片封装服务 为量产HBM4做准备

三星将于2025年推出"SAINT"3D芯片封装服务 为量产HBM4做准备 就三星 3D 封装的细节而言,它是 2.5D 方法的后继者,这一次,这家韩国巨头不再使用硅插层来连接 HBM 和 GPU,而是决定通过将多个芯片堆叠在一起来实现垂直整合。三星计划将其称为SAINT(三星高级互连技术)平台,并将封装分为三种类型:SAINT-S、SAINT-L 和 SAINT-D。它们都处理不同的芯片,如 SRAM、Logic 和 DRAM。与传统的 2.5D 相比,三星的 3D 封装技术具有多项优势。通过垂直堆叠,该公司成功地缩小了芯片之间的距离,从而加快了数据传输的速度。垂直堆叠还能减少碳足迹,这也是广泛采用该技术的另一个好处。韩国媒体称,三星在加利福尼亚州圣何塞举行的"三星代工论坛 2024"上展示了这项技术。这是该公司首次向公众展示这项技术,因为英伟达(NVIDIA)和英伟达(AMD)宣布将推出各自的下一代人工智能硬件。由于 3D 封装将与 HBM4 一起使用,预计三星的服务将与英伟达的 Rubin架构和 AMD 的Instinct MI400 AI 加速器一起亮相。三星还计划到 2027 年发布"一体化异构集成"技术。这项技术将实现统一的人工智能封装,集成商无需处理单独的封装技术。在苹果之后,英特尔在其轻薄设计(如 Lunar Lake CPU)中采用了非常以 SoC 为中心的方法,而 AMD 也在垂直堆叠领域非常活跃,其独特的 HBM、MCD 和 3D V-Cache 堆栈横跨多个芯片,可以广泛满足从消费市场到企业市场的各种客户需求。 ... PC版: 手机版:

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三星计划在 HBM4 上引入 3D 封装技术

三星计划在 HBM4 上引入 3D 封装技术 现在 HBM 是用2.5D封装,HBM和GPU在同一平面,挨得很近,用硅中介层连接; 3D封装是把HBM直接叠在GPU上,就像 AMD 3D V-Cache 那样。

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16-Hi堆栈和3D封装的三星HBM4内存正在开发中 将于2025年亮相 该公司目前的 HBM 产品组合包括作为顶级产品的 HBM3E"Shinebolt",采用 24 Gb DRAM,容量达 36 GB,传输速度达 9.8 Gbps。该内存技术采用 2.5D 封装,支持 12 Hi 的堆叠。三星 HBM 产品组合的下一个演变将以 HBM 4 的形式出现。这种特殊内存的代号目前尚不清楚,但它应该会有更大的发展。从规格开始,三星的 HBM4 内存预计将包含多达 16-Hi 堆栈,如果我们使用相同的 24 Gb 模块可以组合出高达 256 GB 的 HBM4 容量,速度非常快,而目前的峰值约为 10 Gbps。三星表示:首先是"细分"。在早期市场,硬件的通用性非常重要,但在未来,随着围绕杀手级应用的服务日趋成熟,硬件基础设施将不可避免地经历一个针对每种服务进行优化的过程。三星电子计划通过统一核心芯片、多样化封装和基础芯片(如 8H、12H 和 16H)来应对。目前,NVIDIA 的 Blackwell B100/B200和AMD 的 Instinct MI300 GPU可提供高达 192 GB 的 HBM 容量。前者采用较新的 HBM3E 标准,后者采用 HBM3 DRAM 解决方案。这两款 GPU 都有 8 个 HBM 位点,每个位点都有 12-Hi 堆栈,因此如果将这些位点升级到较新的 16-Hi 堆栈,就可以获得 256 GB 的容量。这还不算 HBM4 将推出的更密集的 DRAM 模块(24 Gb+)。如果说从下一代 HBM4 开始,为解决功耗墙问题而进行的第一次创新是从推出使用逻辑工艺的基础芯片开始的,那么随着从目前的 2.5D HBM 逐步发展到 3D HBM,将出现第二次创新。随着 DRAM 单元和逻辑的发展,预计将出现第三次创新,如 HBM-PIM。目前,我们正在与客户和合作伙伴讨论如何实现这些创新,并将积极规划和准备开拓市场。此外,HBM4 背后的另一项关键技术将是 3D 封装的利用。 最近,JEDEC 放宽了对 HBM4 内存的要求,允许公司利用现有的粘合技术。下一代 3D 封装还可能克服与混合粘合相关的一些价格问题。AMD 预计将通过 MI350 和 MI370 系列更新其 MI300产品线,这些产品线预计将增加容量,而NVIDIA则可能在 HBM4 供应稳定后更新其 Blackwell GPU,以便在未来推出速度更快的产品。 ... PC版: 手机版:

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消息称三星电子新设HBM芯片开发团队

消息称三星电子新设HBM芯片开发团队 三星电子副总裁、高性能DRAM设计专家Sohn Young-soo将领导该团队。新团队将专注于下一代HBM4产品以及HBM3和HBM3E产品的研发。此举表明,三星电子将加强对HBM的研发结构。该公司已开发出了业界领先的12层HBM3E产品,并通过了英伟达的质量测试。但该市场一直由三星的竞争对手SK海力士凭借其最新的HBM3E而占据主导地位。为巩固自己的地位,三星电子还重组了先进封装团队和设备技术实验室,以提高整体技术竞争力。最新的举措是为了提高三星在蓬勃发展的HBM市场上的竞争力。 ... PC版: 手机版:

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三星开发业界首款36GB HBM3E存储芯片 12层堆叠

三星开发业界首款36GB HBM3E存储芯片 12层堆叠 三星电子存储产品规划执行副总裁Yongcheol Bae表示,业界AI服务供应商越来越需要更高容量的HBM,而我们开发的全新HBM3E 12H产品正是为满足这一需求设计的。技术方面,三星HBM3E 12H采用先进的热压非导电薄膜(TC NCF),使12层产品具有与8层HBM芯片相同的高度,以满足当前HBM封装要求。该技术预计将在未来带来更多优势,特别是更高层数堆叠方面,因为业界正在努力减轻芯片裸片变薄带来的翘曲问题。三星不断降低NCF材料的厚度,并实现了当前业界最小的芯片间隙(7微米),同时消除了层间空隙。与此前的HBM3 8H产品相比,新技术的进步使得垂直密度提高了20%以上。三星表示,TC NCF技术还能够通过在芯片之间使用不同大小的凸块,来改善HBM的热性能。在芯片键合层面,较小的凸块用于信号传输区域,而较大的凸块用于需要散热的区域;该方法还有助于提高产品产量。集微网了解到,英伟达目前的H200旗舰AI芯片宣布采用HBM3E存储,下一代B100预计将同样采用HBM3E,目前三大存储芯片巨头三星、SK海力士、美光均重点发力HBM。三星表示,HBM3E 12H将成为未来最佳解决方案,并降低数据中心总成本(TCO)。性能方面,新产品与HBM3 8H相比,人工智能训练平均速度可提高34%,用于推理服务支持的用户数量最高可增加11.5倍以上。目前三星已开始向客户提供HBM3E 12H样品,计划于今年上半年量产。 ... PC版: 手机版:

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三星推出用于人工智能的“迄今为止最高容量”的新型 HBM 存储芯片

三星推出用于人工智能的“迄今为止最高容量”的新型 HBM 存储芯片 三星电子周二表示,它已经开发出一种新型高带宽存储芯片,具有业界“迄今为止最高容量”。三星称 HBM3E 12H “将性能和容量提高了 50% 以上”。三星表示,已开始向客户提供芯片样品,并计划于2024年上半年量产。它将确保已经与三星签约的 Nvidia 在基于更高层 (12L) 的更高密度 (36GB) HBM3E 产品方面的领先地位。 三星表示,HBM3E 12H 具有12层堆叠,但采用先进的热压非导电薄膜,使12层产品具有与8层产品相同的高度规格,以满足当前的HBM封装要求。 其结果是芯片具有更强的处理能力,而不增加其物理占用空间。三星表示:“三星不断降低其 NCF 材料的厚度,实现了业界最小的芯片间隙 (7 微米),同时还消除了层间空隙。与 HBM3 8H 产品相比,这些努力使垂直密度提高了 20% 以上。”

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台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片 访问:NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分,台积电提供了一些有关其将为 HBM4 制造的基础模具的新细节,这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务,该公司有望在 HBM4 制造工艺中占据有利地位,因为内存工厂目前还不具备经济地生产这种先进逻辑芯片的能力(如果它们能生产的话)。对于第一波 HBM4,台积电准备采用两种制造工艺:N12FFC+ 和 N5。虽然它们的目的相同将 HBM4E 内存与下一代 AI 和 HPC 处理器集成,但它们将以两种不同的方式连接用于 AI 和 HPC 应用的高性能处理器内存。台积电设计与技术平台高级总监表示:"我们正与主要的 HBM 存储器合作伙伴(美光、三星、SK 海力士)合作,在先进节点上实现 HBM4 全堆栈集成。N12FFC+高性价比基础芯片可以达到HBM的性能,而N5基础芯片可以在HBM4速度下以更低的功耗提供更多的逻辑。"台积电采用 N12FFC+ 制造工艺(12 纳米 FinFet Compact Plus,正式属于 12 纳米级别的技术,但其根源来自台积电久经考验的 16 纳米 FinFET 生产节点)制造的基础芯片将用于在系统级芯片(SoC)旁边的硅中间件上安装 HBM4 存储器堆栈。台积电认为,他们的 12FFC+ 工艺非常适合实现 HBM4 性能,使内存供应商能够构建 12-Hi(48 GB) 和 16-Hi 堆栈(64 GB),每堆栈带宽超过 2 TB/秒。高级总监说:"我们还在为 HBM4 优化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超过八层,以实现HBM4的2000多个互连的路由,并具有[适当的]信号完整性"。N12FFC+ 上的 HBM4 基础芯片将有助于使用台积电的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP),该技术可为内插件提供高达 8 倍网纹尺寸的空间,足以容纳多达 12 个 HBM4 存储器堆栈。根据台积电的数据,目前,HBM4 在电流为 14mA 时的数据传输速率可达 6 GT/s。台积电代表解释说:"我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作,对 HBM4 通道信号完整性、IR/EM 和热精度进行认证。"同时,作为更先进的替代方案,内存制造商还可以选择台积电的 N5 工艺来生产 HBM4 基础芯片。采用 N5 工艺的基础芯片将包含更多的逻辑,功耗更低,性能更高。但可以说最重要的好处是,这种先进的工艺技术将实现非常小的互连间距,大约为 6 至 9 微米。这将使 N5 基本芯片与直接键合技术结合使用,从而使 HBM4 可以直接在逻辑芯片上进行三维堆叠。直接键合技术可实现更高的内存性能,这对于一直在渴求更多内存带宽的人工智能和高性能计算芯片来说将是一个巨大的推动。我们已经知道台积电和 SK Hynix 正合作开发 HBM4 基础芯片。台积电很可能也会为美光生产 HBM4 基础芯片。否则,我们会更惊讶地看到台积电与三星合作,因为这家企业集团已经通过其三星代工部门拥有了自己的先进逻辑晶圆厂。 ... PC版: 手机版:

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