英特尔继续推进摩尔定律：芯片背面供电，突破互连瓶颈

英特尔继续推进摩尔定律：芯片背面供电，突破互连瓶颈据澎湃新闻，12月9日，英特尔在IEDM2023（2023IEEE国际电子器件会议）上展示了使用背面电源触点将晶体管缩小到1纳米及以上范围的关键技术。英特尔表示将在2030年前实现在单个封装内集成1万亿个晶体管。英特尔表示，其将继续推进摩尔定律的研究进展，包括背面供电和直接背面触点（directbacksidecontacts）的3D堆叠CMOS晶体管，背面供电研发突破的扩展路径（如背面触点），并在同一块300毫米晶圆上（而非封装）中实现硅晶体管与氮化镓（GaN）晶体管的大规模单片3D集成。

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点https://www.c114.com.cn/news/138/a1250622.htmlhttps://www.intel.com/content/www/us/en/newsroom/news/research-advancements-extend-moore-law.html（英文）在IEDM2023上，英特尔组件研究团队同样展示了其在技术创新上的持续投入，以在实现性能提升的同时，在硅上集成更多晶体管。研究人员确定了所需的关键研发领域，旨在通过高效堆叠晶体管继续实现微缩。结合背面供电和背面触点，这些技术将意味着晶体管架构技术的重大进步。随着背面供电技术的完善和新型2D通道材料的采用，英特尔正致力于继续推进摩尔定律，在2030年前实现在单个封装内集成一万亿个晶体管。———什么flag

台积电为 A16 工艺推出背面供电网络技术

台积电为A16工艺推出背面供电网络技术台积电A16工艺最重要的创新是引入了超级电源轨(SPR)，这是一种复杂的背面供电网络(BSPDN)。新工艺节点有望在相同电压下将时钟频率提高10%，在相同频率和复杂度下将功耗降低15%-20%，根据实际设计使晶体管密度提高7%-10%。BSPDN可以将信号网络和供电网络分离，提高晶体管密度并改善供电，从而影响性能。台积电的SPR使用特殊接触将背面供电网络插入每个晶体管的源极和漏极，同时还可以降低电阻，以获得尽可能高的性能和功率效率。从生产角度来看，这是最复杂的BSPDN实现之一，比英特尔的PowerVia更复杂。——

Intel 3工艺官方深入揭秘：号称性能飙升18％

Intel3工艺官方深入揭秘：号称性能飙升18％Intel3作为现有Intel4的升级版，带来了更高的晶体管密度和性能，并支持1.2V电压的超高性能应用，不但用于自家产品，还首次开放对外代工，未来多年会持续迭代。首先强调，Intel3工艺的定位一直就是需要高性能的数据中心市场，重点升级包括改进设计的晶体管、晶体管通孔电阻更低的供电电路、与客户的联合优化等等，还支持0.6V以下的低电压、1.3V以上的高电压，以实现最大负载。为了获得性能、密度的最佳均衡，Intel还同时使用了240nm高性能库、210nm高密度库的组合——Intel4只有前者。客户如果有不同需求，还可以在三种不同的金属堆栈层数中选择：14层的成本最低，18层的性能和成本最均衡，21层的性能最高。此外，Intel3工艺的EUV极紫外光刻运用更加娴熟，在更多生产工序中使用了EUV。最终的结果是，Intel保证新工艺可以在同等功耗、晶体管密度之下，相比Intel4带来最多18％的提升！Intel之前还曾表示，Intel3相比于Intel4逻辑缩微缩小了约10％(可以理解为晶体管尺寸)，每瓦性能(也就是能效)则提升了17％。不过在关键尺寸方面，Intel3、Intel4是基本一致的，接触孔多晶硅栅极间距(CPP)都是50nm，鳍片间距、M0间距都是30nm，另外库高度xCPP的面积除了12K，还增加了10.5K版本，也是为了优化性能和成本平衡。Intel3后续还会优化推出不同的版本，针对性加强某个角度：Intel3-T：重点引入采用硅通孔(TSV)技术，针对3D堆叠进行优化。Intel3-E：扩展更多功能，比如1.2V原生电压、深N阱、长通道模拟设备、射频等，可用于生产芯片组、存储芯片等。Intel3-PT：在3-E的基础上，增加9微米间距的硅通孔，以及混合键合，性能再提升至少5％，使用也更简单，可用于AI、HPC芯片以及通用计算芯片。...PC版：https://www.cnbeta.com.tw/articles/soft/1435481.htm手机版：https://m.cnbeta.com.tw/view/1435481.htm

全力押注18A工艺节点 率先接收新型极紫外光刻机 英特尔即将领先台积电？

全力押注18A工艺节点率先接收新型极紫外光刻机英特尔即将领先台积电？目前，台积电和三星代工都在出货3nm芯片，明年下半年，两家公司都可能量产2nm芯片。据MotleyFool报道，今年晚些时候，英特尔将使用其20A工艺（相当于台积电和三星代工厂的2纳米），该工艺将用于制造英特尔的ArrowLakePC芯片。因此，到那时，英特尔将拥有工艺领先地位，并且只有在明年英特尔推出其18A工艺节点（与台积电和三星代工厂相比时相当于1.8纳米）时，这种领先地位才会持续下去。后两者将于明年下半年推出2nm节点。英特尔的工艺节点将从今年的20A增加到2027年的14A预计到2027年，当英特尔的14A（1.4纳米）加入台积电和三星代工厂的1.4纳米产量时，所有人都将迎头赶上。最重要的是，随着工艺节点的缩小，这些芯片所使用的晶体管的尺寸会变得更小。这意味着一个组件内可以安装更多晶体管。芯片内的晶体管越多，通常芯片的功能就越强大和/或能效越高。但从今年晚些时候的20A生产开始，英特尔将凭借美国芯片制造商称为PowerVia（也称为背面供电）的关键功能，在台积电和三星代工厂方面领先一些。台积电预计将在其N2P节点中使用这项技术，该节点将于2026年开始使用。三星代工预计将在明年推出的特定节点上使用背面供电，尽管三星代工尚未证实这一点。那么PowerVia是什么？大多数为芯片供电的小电线都位于构成硅元件的所有层的顶部。随着这些芯片变得越来越强大和复杂，顶部连接电源的电线正在与连接组件的电线竞争。这导致电力浪费和效率低下。PowerVia将给芯片供电的电线移动到芯片的背面。因此，时钟速度可提高6%，从而提高性能。再加上使用更先进的工艺节点带来的性能提升，其结果是使用更强大的芯片来运行更强大的设备。英特尔率先接收其高数值孔径极紫外光刻机英特尔首席执行官基辛格表示，“我把整个公司的赌注都押在了18A上。”英特尔预计其18A节点的性能和效率将超过台积电的最佳水平。英特尔还与Arm签署了一项协议，允许Arm的芯片设计客户拥有使用英特尔18A工艺节点构建的低功耗SoC。上个月，英特尔同意使用其18A工艺为微软打造定制芯片。四家未透露姓名的大公司（尚不清楚微软是否是这四家公司之一）已签约让英特尔使用18A工艺生产其芯片。...PC版：https://www.cnbeta.com.tw/articles/soft/1423973.htm手机版：https://m.cnbeta.com.tw/view/1423973.htm

Intel PowerVia背面供电测试成功 “2nm”工艺见、频率提升6％

IntelPowerVia背面供电测试成功“2nm”工艺见、频率提升6％传统的正面供电技术，信号走线、供电走线都位于晶圆的正面，需要共享甚至争夺每一个金属层的资源，必须竭力扩大金属层引脚间距，进而增加成本和复杂度。背面供电技术，则将信号走线、供电走线分离，后者转移到晶圆背面，可以分别单独优化，带来更高性能、更低成本，不过也面临良品率、可靠性。散热、调试等各方面的挑战。为了加速研发，Intel选择了PowerVia、RibbonFET两项技术分开研发的方式，率先推进的就是PowerVia。Intel通过测试证实，PowerVia技术确实能显著提高芯片的使用效率，大部分区域的标准单元利用率都超过了90％，同时晶体管体积大大缩小，单元密度大大增加，因此能显著降低成本。同时，PowerVia已在测试中达到了相当高的良率和可靠性指标，证明了这一技术的预期价值。测试还显示，PowerVia将平台电压降低了30％，并带来了6％的频率增益。为了应对这种全新的晶体管供电方式，Intel开发了全新的散热技术，展示了良好的散热特性，可避免出现过热。同时，调试团队也开发了新技术，确保这种新的晶体管设计结构在调试中出现的各种问题都能得到适当解决。根据此前披露的信息，IntelPowerVia技术的测试芯片采用了Intel4制造工艺，22个金属层，单个核心面积仅为2.9平方毫米，1.1V电压下达到了3GHz频率。...PC版：https://www.cnbeta.com.tw/articles/soft/1363683.htm手机版：https://m.cnbeta.com.tw/view/1363683.htm