芯片散热问题不断扩大与增多可忽略功耗设计的制造商越来越少

芯片散热问题不断扩大与增多可忽略功耗设计的制造商越来越少在这些活动的背后，一个持续的焦点是将更多晶体管集成到固定区域内，以及与之密切相关且不断加速的功耗泄漏战斗。FinFET在16/14纳米技术中解决了漏电门问题，但仅在两个节点之后问题再次出现。在3纳米制程中，引入了与众不同的全包围栅极场效应管（即纳米片）结构，这使得设计、计量、检验和测试变得更具挑战性和成本。在2纳米/18埃技术中，为确保向晶体管传输足够的功率并缓解布线问题，会从芯片的正面翻转到背面进行电源传输。在更高技术水平中，行业可能会再次改变晶体管结构，采用复合场效应晶体管（CFET）。在这一短时间窗口中，众多工艺和结构变化不断涌现，每个新节点都需要解决更多问题。例如，随着高密度芯片和封装技术发展，瞬态热梯度问题日益受到关注。这些热梯度以不可预测的方式移动，有时迅速，有时缓慢，并且会随着工作负载的变化而变化。在40纳米工艺中，采用较厚的电介质、基板和更宽松的间距，这些问题仅被当作小麻烦。但在当前尖端的制程技术中，我们需要更认真地对待这些问题。Cadence产品管理总监MelikaRoshandell表示：“尽管基本漏电较之前的技术有所降低，但总体功耗却更高。所以，热量问题将更加严重，因为你在一个集成电路中集成了更多的晶体管，同时不断提高性能。你希望采用越来越高的频率，为此需要提高电压和功耗。现在的总功耗比上一代更高，所以热量问题将更严重。此外，在使用更小节点时，芯片面积也在减小。面积缩小和总功耗增加有时可能导致热问题恶化，从而使芯片无法达到图1：运行中的3D-IC设计的热力学耦合仿真热量正成为所有硬件工程师共同的噩梦，并引发一些难以解决和预先建模的恶性循环：热量加速了用于保护信号的电介质薄膜（时间依赖型电介质击穿，或称TDDB）的破裂，并增加了机械应力，从而导致翘曲。热量导致一系列问题：它加速电迁移和其他老化效应，可能使数据通路变窄。这进一步增加了电路阻力产生的热量以及驱动信号所需的能量，直至（如果可能的话）信号重新路由。热量还会影响存储器的运行速度，降低系统整体性能。此外，热量产生的噪声对信号完整性造成影响，而且噪声可能是瞬时的，这使得分区更加困难。所有这些因素都可能缩短芯片的寿命，甚至影响芯片的一部分。西门子EDA的模拟和混合信号验证解决方案的首席产品经理PradeepThiagarajan表示：“热降解晶体管很容易导致芯片或IP损坏。幸运的是，大多数设备的自热分析可以通过对每个MOS器件进行瞬态测量来评估局部加热对设计的影响，然后加载温度差数据并评估波形影响。现在，在面临越来越高的数据传输速率要求的情况下，各个方面都需要创新。因此，更好地对所有热界面材料进行建模，就能更有可能解决这些影响，并进行适当的设计调整，避免短期或长期的硬件故障。归根结底，我们需要创新的热解决方案，同时还必须进行正确的建模。”功耗问题丛生许多芯片制造商刚开始应对这些问题，因为大部分芯片并未使用最先进的制程开发。但随着芯片越来越多地变成由芯片单元组成，所有内容都需要在非40nm或更高工艺平面芯片开发的条件下进行特性描述和操作。值得注意的是，提高晶体管密度，无论是在单个芯片还是高级封装中，未必是提升性能的最有效途径。然而，它确实会提高功率密度，限制时钟频率。因此，许多显著进步并非与晶体管本身紧密相关。这些进步包括硬件-软件协同设计、更快的物理层和互连、新型绝缘和电子迁移材料、具有较高精度和较短恢复时间的预取处理、稀疏算法以及新的电源传输方案。Arm公司高级首席CPU架构师VincentRisson表示：“理解整个系统堆栈非常重要。当然，计算机对功率有重要贡献，但系统的其他部分也同样重要。这就是为什么我们有不同级别的缓存，而且缓存的大小也不同。我们在上一代产品中加大了缓存规模，因为拥有本地缓存能使下游电源将计算视为本地运行。随着我们扩展到3D，我们可以设想使用3D堆叠缓存，这将有助于减少数据传输并提高效率。”关键是在设计周期的每个环节提高效率，不仅仅局限于硬件。尽管近几十年来芯片产业一直关注硬件——软件协同设计，但系统公司通过定制化微架构优先采用这种方法，同时，移动设备也力求为了竞争优势而大幅延长电池寿命。Risson表示：“我们进行许多调整来充分提升性能，这是CPU致力于解决的一个重点问题。例如，我们持续改进所有预取引擎，以提高准确性并降低下游数据的流量。因此，我们在保持更好覆盖的同时，减少了互连上的流量。”这仅仅是难题的一部分，我们还需要解决更多方面的问题。例如，随着时间的流逝，介电膜会逐渐损坏。这种情况会受到不同工作负载或工作条件的加速，尤其是在充满芯片片制品的封装内部。Ansys电子、半导体和光学事业部的研究员及首席技术专家NormanChang表示：“由于我们需要处理如此众多的信号和运行在不同电压下的多边形网络，时变介电击穿（TDDB）成为一个问题。如果一个网络与另一个不同电压的信号网络相邻，那么介电材料就会感应到不同的电压场。随着时间的推移，会出现时变的介电击穿现象。这是一个新问题，我们需要找到针对它的解决办法。”不一致性问题热梯度也是一项挑战，特别是当它们变化不定且在不同工作负载间有较大差异时。这个问题在2.5D设计中尤为明显，可能导致变形。而预期在未来几年推出的3D-ICs中也存在同样问题。在这两种情况下，热量可能会被困住，从而产生滚雪球效应。图2：2.5D集成电路的热力学与力学分析结果，展示了温度梯度，包括在245°C时的翘曲情况张表示：“在3D-IC中，功耗与温度有很大的关系。当温度升高时，漏电功耗将增加，热梯度分布成为3D-IC中多物理互动的核心。温度会影响功耗，同时也会影响电阻。当温度升高时，电阻也会增加，这也将影响介电常数。这会对信号完整性和功率完整性产生影响，同时还会影响应力。在3D-IC中混合使用数字和模拟时，模拟部分对应力更敏感。你需要知道热梯度和热点的位置，以便将模拟元件远离热点。如果你看到模拟元件的热循环，设备的老化速度会加快，你会开始看到晶体管失配，模拟电路的效率相较于数字逻辑会迅速下降。”这仅仅只是开始。新思科技（Synopsys）的产品管理高级总监KennethLarsen指出，将堆叠芯片中各个元素的位置安排错误可能会产生一些意想不到的问题，例如热交叉干扰，这也可能会降低整体性能。“我们已从单片设计转向基于碎片的设计，这使得各个设备之间的距离缩小了，它们可以互相影响。当一个设备堆叠在另一个设备上时，热量如何散发出去？这是一个巨大的挑战。对于3D-ICs，第一个问题是能否构建具有结构完整性的系统。同时，你还需关注其他的机械、热和功耗问题——亟待解决的问题实在太多。”在过去，处理热量的最简单方法是降低电压。然而，这种方式已经变得不再有效，因为在极低电压的状态下，轻微的异常现象就可能导致问题。FraunhoferIIS自适应系统工程部门设计方法主管RolandJancke说：“对于低功耗技术（如临界或亚临界器件）和高功耗设备来说，噪声是一个关键话题。这是一个难以理解的问题，因为在模拟过程中它通常不会出现，而是在现实世界中暴露出来。当噪声问题在现实中出现时，你需要了解并应对它。”以...PC版：https://www.cnbeta.com.tw/articles/soft/1425070.htm手机版：https://m.cnbeta.com.tw/view/1425070.htm

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芯片未来，靠他们了这是前所未有的——将电源互连与信号传输分开。作为一名芯片设计师，我可以告诉你，这对整个行业来说是一件大事。要了解全貌，我们先从晶体管开始。晶体管的演进所有现代计算机芯片都是由晶体管（可以打开和关闭的微型电子开关）组成的。这就是经典平面晶体管的外观。它包含一个栅极、一个源极和一个漏极，排列在一个二维平面上。该设备由栅极控制，当我们对栅极施加一定的电压，或者更具体地说，一定的电场时，它就会打开栅极，电流从源极流向漏极。随着平面晶体管的尺寸不断缩小，晶体管的尺寸也随之缩小，特别是沟道的尺寸。我们面临许多问题，漏电问题只是其中之一。最终的解决方案是彻底改变晶体管——从平面2D晶体管变为三维FinFET晶体管。基本上，他们采用平面晶体管，并将沟道向上拉伸为垂直鳍片。平面晶体管的导电沟道只在表面，而FinFET的导电沟道在三面，栅极则环绕在导电沟道周围。与原始平面晶体管相比，FinFET更紧凑，因此使用FinFET，我们现在能够在同一硅片上封装更多晶体管。2011年，英特尔推出了首款商用FinFET器件，当时我还在读大学。英特尔推出首款FinFET器件几年后，三星和台积电开始生产16nm和14nmFinFET芯片。从那时起，台积电一直引领着FinFET的发展。如今，所有尖端芯片都采用FinFET制造。例如，最新的AMD和Apple芯片采用的是5nm或3nmFinFET技术。环绕栅极然而，就我们可以微缩多少、鳍片可以达到多高以及可以并排放置多少个鳍片而言，FinFET技术已经达到了极限。高漏电再次成为一个巨大的问题。因此，为了进一步缩小晶体管并降低成本，整个行业现在正在转向新的环绕栅极(GAA)晶体管技术。我已经谈论它好几年了，但它终于要投入量产了。台积电将在其N2工艺节点上转向GAA技术。他们称之为“纳米片晶体管”，但从本质上讲，它本质上是同一件事，只是同一概念的另一个术语。台积电计划在2025年初开始生产基于GAA技术的芯片，首批芯片预计将出现在iPhone上。基本上，他们采用了FinFET结构并将其水平放置，将几片这样的薄片叠放在一起，这样我们就可以垂直增加鳍片的数量。最好的部分是栅极完全包裹在沟道周围，使我们能够更好地控制它。通过这项创新，我们可以略微降低工作电压并显著降低漏电流。这将使我们的速度和晶体管密度提高约15%，但这项技术最大的好处是功率效率。GAA晶体管的功耗比FinFET技术低35%，这是一个巨大的进步。这对于移动芯片等应用至关重要，因为它可以显着延长电池寿命，或者对于通常非常密集且耗电的AI或HPC应用来说也是如此。背面供电本月初，台积电在其路线图中首次展示了A16技术，其中的“A”代表埃。台积电的A16技术将基于纳米片晶体管，但有一个非常有趣的变化——背面供电。这项创新将在电源效率方面带来翻天覆地的变化——让我来解释一下。自从罗伯特·诺伊斯制造出第一个集成电路以来，所有东西都位于晶圆的顶部，即正面，所有信号互连和电源传输都来自正面。背面供电是一个巨大的变化，因为我们将把电源线移到基板下方，从而腾出更多空间用于顶部布线。你知道，现代芯片中有数十亿个晶体管相互连接；因此芯片上有许多层级的信号互连。同时，顶部有一个电源网格，它是一个电源线和地线网络，用于在半导体芯片上分配电力并为晶体管提供电源。目前，所有的互连和供电都来自顶部的不同金属层。现在想象一下，当我们将所有电源移到背面时，这将大大降低布线的复杂性，让我们能够更密集地放置和布线晶体管并改善拥塞。这种将电源与信号分离的概念将为布线电子设计自动化(EDA)工具提供更多自由。这一变化不仅会影响制造流程，还会影响芯片设计本身。整个流程需要大量学习，尤其是在电源网格和散热方面。台积电将于2026年开始生产基于A16技术的芯片。我非常期待看到它的进展。当然，台积电并不是唯一一家致力于这项创新的公司。英特尔也在努力通过背面供电和其他升级来重新夺回其在芯片制造竞赛中的地位。英特尔的“登月计划”我想花点时间讨论一下英特尔的野心，因为这个故事有几个有趣的方面。过去五年来，英特尔在先进芯片制造方面一直落后于台积电和三星。但现在，他们计划成为第一个甚至领先于台积电将新晶体管和电力输送技术投入生产的公司。对于英特尔来说，GAA技术和背面供电正在20A工艺节点中融合。他们现在正在对其进行最后的润色。这个20A节点对英特尔至关重要。这对英特尔来说是一个冒险的举动，因为通常情况下，你会希望逐一引入创新，以了解问题出在哪里。同时引入两项新技术意味着英特尔正在“全力以赴”。这对英特尔来说显然是一个“登月计划”，风险很大，因为可能性成倍增加。有趣的是，过去英特尔比较保守，而台积电则比较冒险。这一次，情况正好相反。英特尔需要获得大买家才能达到高产量，实现经济效益，因为芯片制造依赖于规模经济。2021年，英特尔首席执行官帕特·基辛格(PatGelsinger)向投资者和客户承诺，四年内实现五个节点。这次他们必须兑现承诺。他们目前已在生产英特尔4和英特尔3FinFET技术，并计划在2024年底前量产英特尔20A。ArrowLake将成为首款采用GAA（他们称之为RibbonFET）晶体管和背面供电的英特尔CPU，英特尔称之为PowerVia。一、英特尔14A和新HighNAEUV英特尔路线图上最有趣的里程碑是计划于2027年推出的14A工艺节点。这涉及一项重大更新：使用ASML的新型高NAEUV光刻机，每台成本为3.8亿美元。这会带来很大的风险。除了与新工具相关的风险外，HighNA的经济效益到目前为止还没有奏效。在台积电和英特尔争夺3nm以下节点的竞争中，关键在于谁能率先以最低成本生产出高良率的产品。高NAEUV机器在经济上尚不可行，每片晶圆的价格很高。这就是台积电暂时放弃这台机器的原因。二、直接自组装（DirectSelf-Assembly）目前，使用HihgNAEUV机器，光刻工艺每片晶圆需要更多时间。这限制了晶圆厂的产量并推高了成本。为了实现经济效益，英特尔计划使用直接自组装。简而言之，晶圆上覆盖有PMMA（polymethylmethacrylate）并烘烤。在此过程中，聚合物材料自组织成细小的线条。研究表明，EUV机器可以帮助引导晶圆上的这一过程。然而，由于缺陷率高，这种方法至少已经处于研究阶段十年了。在英特尔激进的同时，台积电也不甘人后。台积电成功做出CFET台积电资深副总暨副共同营运长张晓强今日在台积电技术论坛宣布，台积电已成功整合不同晶体管架构，在实验室做出CFET（互补式场效晶体管），虽然他未透露未来会导入在哪个制程，但指出继CFET可预见导入先进逻辑制程，下世代先进逻辑制程，台积电研发部门仍寻求导入新材料，实现让单一逻辑芯片放入比现有逾2000亿颗还更多的晶体管，推动半导体技术持续创新。张晓强强调，这是他投入半导体领域20多年来最令他感到兴奋的时候，正如另一副共同营运长侯永清指出，半导体黄金时刻已到来，而未来AI芯片发展，接近99%将靠台积电先进逻辑技术和先进封装支持，而台积电技术创新，已可看到未来在技术持续推进下，发挥芯片更高的效能及更优异能耗表现。他表示，台积电在2纳米基础下，全球首创的A16纳米制程技术，搭配独家开发的超级电轨（即晶背供电）技术，让产出的芯片在相同速度下效能比2纳米再高出8~10%，在相...PC版：https://www.cnbeta.com.tw/articles/soft/1432178.htm手机版：https://m.cnbeta.com.tw/view/1432178.htm

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英特尔详解PowerVia芯片背部供电技术：将用于18Å/20Å工艺https://laoyaoba.com/n/864595以前在靠近硅基底的部分造晶体管，然后往上叠好几层电路，信号与供电线路都在晶体管同一侧；现在Intel要把供电线路单独拿出来造在晶体管另一侧。做成夹心饼干。优点是供电线路不需要再穿过15~20层线路，线阻随之下降，功耗更低；减少供电线路对信号线路对干扰；金属层密度可以放宽，大幅度降低工艺的复杂性，有助于提高晶体管密度。缺点是原本的硅基底被移除，晶圆刚性会明显减弱；晶体管夹在两层线路中间，芯片调试难度大增，散热也比以前更困难；制造过程中增加了很多步骤，会使得成本提高。

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AMD与三星将联手开发先进的3纳米芯片相比之下，三星为客户提供了使用更新的全周栅极（GAAFET）晶体管的能力，这种晶体管可以让芯片设计人员改善产品内部的电力流动，但也有一些缺点。据《韩国经济日报》报道，三星和AMD预计将深化合作，利用3纳米工艺技术生产下一代芯片。目前，由于只有苹果公司的Mac系列使用台湾台积电生产的芯片，因此大多数个人电脑都无法使用这种技术生产的芯片。三星的3纳米与台积电的3纳米不同，因为它使用的是栅极环绕（GAAFET）晶体管。GAAFET是一种升级版晶体管设计，优于FinFET，它允许设计人员改进电流量，因为改进后晶体管的沟道可以完全被栅极环绕。GAAFET晶体管使用纳米线或纳米片导电。这些都需要对导线或薄片进行权衡。虽然导线提高了效率，但其较小的面积限制了它们在某些产品（如应用处理器）中的应用。另一方面，纳米片允许更多电流流过，但传导效率却有所降低。三星代工厂的图表显示了晶体管从FinFET到GAAFET再到MBCFET的演变过程。图片：三星电子报道援引AMD首席执行官苏姿丰（LisaSu）最近在比利时举行的一次会议上分享的GAAFET晶体管优于FinFET晶体管的观点，证明两家公司有意深化合作关系。据《韩国经济日报》报道，苏姿丰介绍了她的公司采用全方位栅极技术批量生产AMD下一代产品的计划。由于三星是世界上唯一一家生产3纳米GAAFET产品的公司，分析家们认为，苏的评论是这家韩国公司生产AMD新芯片的线索，他还认为3纳米GAAFET在性能和效率方面都优于以前的技术。合同半导体制造行业目前的态势是三星和英特尔与台积电对峙。台积电在市场上占据主导地位，而它的两个大型竞争对手正忙于采用新技术，以确保在实力雄厚的竞争对手面前取得优势。英特尔正在研究名为高NAEUV的先进芯片制造设备，看能否降低制造成本和复杂性。另一方面，三星不仅比台积电更早开始生产3纳米产品，还在其产品路线图中更早引入先进的GAAFET晶体管，试图从台湾公司手中夺走3纳米产品的市场份额。另一方面，台积电多年来一直强调可以使用传统的EUV机器制造芯片，并宣布将在其2纳米工艺中改用纳米片晶体管。栅极周围晶体管也是更小特征尺寸的结果，因为这些晶体管越小，制造商在制造FinFET时就越困难。...PC版：https://www.cnbeta.com.tw/articles/soft/1432808.htm手机版：https://m.cnbeta.com.tw/view/1432808.htm

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