HBM4 标准即将定稿 堆栈通道数较 HBM3 翻倍

HBM4 标准即将定稿 堆栈通道数较 HBM3 翻倍 行业标准制定组织 JEDEC 固态技术协会昨日表示，HBM4 标准即将定稿，在更高的带宽、更低的功耗、增加裸晶 / 堆栈性能之外，还进一步提高数据处理速率。据悉，相比较 HBM3，HBM4 的每个堆栈通道数增加了一倍，物理尺寸更大。

16-Hi堆栈和3D封装的三星HBM4内存正在开发中 将于2025年亮相

16-Hi堆栈和3D封装的三星HBM4内存正在开发中 将于2025年亮相 该公司目前的 HBM 产品组合包括作为顶级产品的 HBM3E"Shinebolt"，采用 24 Gb DRAM，容量达 36 GB，传输速度达 9.8 Gbps。该内存技术采用 2.5D 封装，支持 12 Hi 的堆叠。三星 HBM 产品组合的下一个演变将以 HBM 4 的形式出现。这种特殊内存的代号目前尚不清楚，但它应该会有更大的发展。从规格开始，三星的 HBM4 内存预计将包含多达 16-Hi 堆栈，如果我们使用相同的 24 Gb 模块可以组合出高达 256 GB 的 HBM4 容量，速度非常快，而目前的峰值约为 10 Gbps。三星表示：首先是"细分"。在早期市场，硬件的通用性非常重要，但在未来，随着围绕杀手级应用的服务日趋成熟，硬件基础设施将不可避免地经历一个针对每种服务进行优化的过程。三星电子计划通过统一核心芯片、多样化封装和基础芯片（如 8H、12H 和 16H）来应对。目前，NVIDIA 的 Blackwell B100/B200和AMD 的 Instinct MI300 GPU可提供高达 192 GB 的 HBM 容量。前者采用较新的 HBM3E 标准，后者采用 HBM3 DRAM 解决方案。这两款 GPU 都有 8 个 HBM 位点，每个位点都有 12-Hi 堆栈，因此如果将这些位点升级到较新的 16-Hi 堆栈，就可以获得 256 GB 的容量。这还不算 HBM4 将推出的更密集的 DRAM 模块（24 Gb+）。如果说从下一代 HBM4 开始，为解决功耗墙问题而进行的第一次创新是从推出使用逻辑工艺的基础芯片开始的，那么随着从目前的 2.5D HBM 逐步发展到 3D HBM，将出现第二次创新。随着 DRAM 单元和逻辑的发展，预计将出现第三次创新，如 HBM-PIM。目前，我们正在与客户和合作伙伴讨论如何实现这些创新，并将积极规划和准备开拓市场。此外，HBM4 背后的另一项关键技术将是 3D 封装的利用。 最近，JEDEC 放宽了对 HBM4 内存的要求，允许公司利用现有的粘合技术。下一代 3D 封装还可能克服与混合粘合相关的一些价格问题。AMD 预计将通过 MI350 和 MI370 系列更新其 MI300产品线，这些产品线预计将增加容量，而NVIDIA则可能在 HBM4 供应稳定后更新其 Blackwell GPU，以便在未来推出速度更快的产品。 ... PC版： 手机版：

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了一些有关其将为 HBM4 制造的基础模具的新细节，这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司有望在 HBM4 制造工艺中占据有利地位，因为内存工厂目前还不具备经济地生产这种先进逻辑芯片的能力（如果它们能生产的话）。对于第一波 HBM4，台积电准备采用两种制造工艺：N12FFC+ 和 N5。虽然它们的目的相同将 HBM4E 内存与下一代 AI 和 HPC 处理器集成，但它们将以两种不同的方式连接用于 AI 和 HPC 应用的高性能处理器内存。台积电设计与技术平台高级总监表示："我们正与主要的 HBM 存储器合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。N12FFC+高性价比基础芯片可以达到HBM的性能，而N5基础芯片可以在HBM4速度下以更低的功耗提供更多的逻辑。"台积电采用 N12FFC+ 制造工艺（12 纳米 FinFet Compact Plus，正式属于 12 纳米级别的技术，但其根源来自台积电久经考验的 16 纳米 FinFET 生产节点）制造的基础芯片将用于在系统级芯片（SoC）旁边的硅中间件上安装 HBM4 存储器堆栈。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi(48 GB) 和 16-Hi 堆栈（64 GB），每堆栈带宽超过 2 TB/秒。高级总监说："我们还在为 HBM4 优化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超过八层，以实现HBM4的2000多个互连的路由，并具有[适当的]信号完整性"。N12FFC+ 上的 HBM4 基础芯片将有助于使用台积电的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可为内插件提供高达 8 倍网纹尺寸的空间，足以容纳多达 12 个 HBM4 存储器堆栈。根据台积电的数据，目前，HBM4 在电流为 14mA 时的数据传输速率可达 6 GT/s。台积电代表解释说："我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，对 HBM4 通道信号完整性、IR/EM 和热精度进行认证。"同时，作为更先进的替代方案，内存制造商还可以选择台积电的 N5 工艺来生产 HBM4 基础芯片。采用 N5 工艺的基础芯片将包含更多的逻辑，功耗更低，性能更高。但可以说最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，大约为 6 至 9 微米。这将使 N5 基本芯片与直接键合技术结合使用，从而使 HBM4 可以直接在逻辑芯片上进行三维堆叠。直接键合技术可实现更高的内存性能，这对于一直在渴求更多内存带宽的人工智能和高性能计算芯片来说将是一个巨大的推动。我们已经知道台积电和 SK Hynix 正合作开发 HBM4 基础芯片。台积电很可能也会为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为这家企业集团已经通过其三星代工部门拥有了自己的先进逻辑晶圆厂。 ... PC版： 手机版：

JEDEC即将最终确定HBM4规范 并承诺关注未来创新

JEDEC即将最终确定HBM4规范 并承诺关注未来创新 这些进步对于需要高效处理大型数据集和复杂计算的应用至关重要，这些应用包括生成式人工智能（AI）、高性能计算、高端显卡和服务器。与 HBM3 相比，HBM4 将使每个堆栈的通道数增加一倍，物理占用空间更大。为支持设备兼容性，该标准确保单个控制器在需要时可同时使用 HBM3 和 HBM4。不同的配置需要不同的接口形式，以适应不同的占用空间。HBM4 将指定 24 Gb 和 32 Gb 层，并提供支持 4 层、8 层、12 层和 16 层 TSV 堆栈的选项，委员会已初步同意最高 6.4 Gbps 的速度，并正在讨论更高的频率。 ... PC版： 手机版：

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了有关将为 HBM4 制造的基础芯片的一些新细节，该芯片将使用逻辑工艺构建。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司预计在 HBM4 制造工艺中占据有利地位，因为内存工厂目前没有能力经济地生产如此先进的逻辑芯片如果他们能够生产的话他们根本。对于第一波 HBM4，台积电准备使用两种制造工艺：N12FFC+ 和 N5。虽然它们服务于相同的目的将 HBM4E 内存与下一代 AI 和 HPC 处理器集成但它们将以两种不同的方式用于连接 AI 和 HPC 应用程序的高性能处理器的内存。台积电设计与技术平台高级总监表示：“我们正在与主要 HBM 内存合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。” “N12FFC+ 具有成本效益的基础芯片可以达到 HBM 的性能，而 N5 基础芯片可以在 HBM4 速度下以低得多的功耗提供更多逻辑。”台积电采用 N12FFC+ 制造工艺（12nm FinFet Compact Plus，正式属于 12nm 级技术，但其根源于台积电经过充分验证的 16nm FinFET 生产节点）制造的基础芯片将用于在硅片上安装 HBM4 内存堆栈片上系统 (SoC) 旁边的中介层。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi (48 GB) 和 16-Hi 堆栈 (64 GB)，每堆栈带宽超过 2 TB/秒。“我们还在针对 HBM4 优化 CoWoS-L 和 CoWoS-R，”台积电高级总监说道。“CoWoS-L 和 CoWoS-R 都[使用]超过八层，以实现 HBM4 的路由超过 2,000 个互连，并具有[适当的]信号完整性。”N12FFC+ 上的 HBM4 基础芯片将有助于使用 TSMC 的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可提供高达 8 倍标线尺寸的中介层 足够的空间容纳多达 12 个 HBM4 内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下实现6GT/s的数据传输速率。“我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，验证 HBM4 通道信号完整性、IR/EM 和热精度，”台积电代表解释道。同时，作为一种更先进的替代方案，内存制造商还可以选择采用台积电的 N5 工艺来生产 HBM4 基础芯片。N5 构建的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的性能。但可以说，最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，约为 6 至 9 微米。这将允许 N5 基础芯片与直接键合结合使用，从而使 HBM4 能够在逻辑芯片顶部进行 3D 堆叠。直接键合可以实现更高的内存性能，这对于总是寻求更多内存带宽的 AI 和 HPC 芯片来说预计将是一个巨大的提升。我们已经知道 台积电和 SK 海力士在 HBM4 基础芯片上进行合作。台积电也可能为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为该集团已经通过其三星代工部门拥有自己的先进逻辑工厂。台积电特殊工艺产能扩产50%随着德国和日本的新工厂全部建成，以及中国产能的扩张，台积电计划到 2027 年将其特种技术产能扩大 50%。该公司在欧洲技术研讨会上透露本周，台积电预计不仅需要转换现有产能以满足特殊工艺的需求，甚至还需要为此目的建造新的（绿地）晶圆厂空间。这一需求的主要驱动力之一将是台积电的下一个专用节点：N4e，一个 4 纳米级超低功耗生产节点。“过去，我们总是对即将建成的晶圆厂进行审查阶段，但在台积电很长一段时间以来，我们第一次开始建设绿地晶圆厂，以满足未来的专业技术要求，”台积电业务发展和海外运营办公室高级副总裁Kevin Zhang博士出席活动时候说。“在未来四到五年内，我们的专业产能实际上将增长 1.5 倍。通过这样做，我们实际上扩大了制造网络的覆盖范围，以提高整个晶圆厂供应链的弹性。”除了 N5 和 N3E 等著名的主要逻辑节点之外，台积电还为功率半导体、混合模拟 I/O 和超低功耗应用（例如物联网）等应用提供一套专用节点。这些通常基于该公司的落后制造工艺，但无论底层技术如何，这些节点的容量需求都随着台积电主要逻辑节点的需求而增长。所有这些都要求台积电重新评估他们如何规划其专业节点的容量。台积电近年来的扩张战略追求几个目标。其中之一是在台湾以外建立新的晶圆厂；另一个是普遍扩大产能，以满足未来对所有类型工艺技术的需求这就是该公司正在建设专业节点产能的原因。目前，台积电最先进的专用节点是N6e，是N7/N6的变体，支持0.4V至0.9V之间的工作电压。对于 N4e，台积电正在考虑低于 0.4V 的电压。尽管目前台积电并未透露太多计划节点的技术细节；考虑到该公司在这里的历史，我们预计一旦新流程准备就绪，他们明年将有更多的话题可以讨论。 ... PC版： 手机版：

NVIDIA官宣全新Rubin GPU、Vera CPU 3nm工艺配下代HBM4内存

NVIDIA官宣全新Rubin GPU、Vera CPU 3nm工艺配下代HBM4内存 NVIDIA现有的高性能GPU架构代号“Blackwell”，已经投产，相关产品今年陆续上市，包括用于HPC/AI领域的B200/GB200、用于游戏的RTX 50系列。2025年将看到“Blackwell Ultra”，自然是升级版本，但具体情况没有说。2026年就是全新的下一代“Rubin”，命名源于美国女天文学家Vera Rubin(薇拉·鲁宾)，搭配下一代HBM4高带宽内存，8堆栈。根据曝料，Rubin架构首款产品为R100，采用台积电3nm EUV制造工艺，四重曝光技术，CoWoS-L封装，预计2025年第四季度投产。2027年则是升级版的“Rubin Ultra”，HBM4内存升级为12堆栈，容量更大，性能更高。CPU方面下代架构代号“Vera”没错，用一个名字同时覆盖GPU、CPU，真正二合一。Vera CPU、Rubin GPU组成新一代超级芯片也在规划之中，将采用第六代NVLink互连总线，带宽高达3.6TB/s。此外，NVIDIA还有新一代数据中心网卡CX9 SuperNIC，最高带宽可达1600Gbps，也就是160万兆，并搭配新的InfiniBand/以太网交换机X1600。 ... PC版： 手机版：