HBM4 标准即将定稿 堆栈通道数较 HBM3 翻倍

HBM4 标准即将定稿 堆栈通道数较 HBM3 翻倍 行业标准制定组织 JEDEC 固态技术协会昨日表示，HBM4 标准即将定稿，在更高的带宽、更低的功耗、增加裸晶 / 堆栈性能之外，还进一步提高数据处理速率。据悉，相比较 HBM3，HBM4 的每个堆栈通道数增加了一倍，物理尺寸更大。

JEDEC应制造商要求放宽HBM4厚度 在现有粘合技术范围内实现16-Hi堆栈

JEDEC应制造商要求放宽HBM4厚度 在现有粘合技术范围内实现16-Hi堆栈 HBM4 是内存领域的下一个大事件，每家公司都参与了该内存类型的最有效开发，因为它最终将为下一代市场的成功奠定基础。据 ZDNet Korea报道，为了帮助制造商，JEDEC 决定将 12 层和 16 层 HBM4 堆栈的 HBM4 封装厚度降低到 775 微米，因为更高的厚度水平会带来复杂性，而且与该工艺相关的需求也非常值得期待。此外，据说制造商以前曾采用混合键合工艺这种较新的封装技术来减少封装厚度，因为这种工艺使用板载芯片和晶片直接键合。不过，由于 HBM4 内存将是一项新技术，预计采用混合键合技术将导致整体价格上涨，这意味着下一代产品将更加昂贵，但混合键合技术的使用还不确定，因为 HBM 制造商可能会利用 JEDEC 做出的"放宽"。至于我们何时能看到基于HBM4的产品亮相，SK hynix计划在2026年实现量产，最初的样品预计每堆栈容量高达36 GB。众所周知，HBM4 将彻底改变人工智能市场的计算性能，因为这种内存类型将采用"革命性"的板载芯片配置，把逻辑和半导体结合到单个封装中。由于台积电和 SK hynix 最近建立了联盟，HBM 和半导体市场有望在合作的环境中发展。 ... PC版： 手机版：

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片

台积电准备推出基于12和5nm工艺节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了一些有关其将为 HBM4 制造的基础模具的新细节，这些模具将使用逻辑工艺制造。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司有望在 HBM4 制造工艺中占据有利地位，因为内存工厂目前还不具备经济地生产这种先进逻辑芯片的能力（如果它们能生产的话）。对于第一波 HBM4，台积电准备采用两种制造工艺：N12FFC+ 和 N5。虽然它们的目的相同将 HBM4E 内存与下一代 AI 和 HPC 处理器集成，但它们将以两种不同的方式连接用于 AI 和 HPC 应用的高性能处理器内存。台积电设计与技术平台高级总监表示："我们正与主要的 HBM 存储器合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。N12FFC+高性价比基础芯片可以达到HBM的性能，而N5基础芯片可以在HBM4速度下以更低的功耗提供更多的逻辑。"台积电采用 N12FFC+ 制造工艺（12 纳米 FinFet Compact Plus，正式属于 12 纳米级别的技术，但其根源来自台积电久经考验的 16 纳米 FinFET 生产节点）制造的基础芯片将用于在系统级芯片（SoC）旁边的硅中间件上安装 HBM4 存储器堆栈。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi(48 GB) 和 16-Hi 堆栈（64 GB），每堆栈带宽超过 2 TB/秒。高级总监说："我们还在为 HBM4 优化 CoWoS-L 和 CoWoS-R。CoWoS-L和CoWoS-R都[使用]超过八层，以实现HBM4的2000多个互连的路由，并具有[适当的]信号完整性"。N12FFC+ 上的 HBM4 基础芯片将有助于使用台积电的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可为内插件提供高达 8 倍网纹尺寸的空间，足以容纳多达 12 个 HBM4 存储器堆栈。根据台积电的数据，目前，HBM4 在电流为 14mA 时的数据传输速率可达 6 GT/s。台积电代表解释说："我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，对 HBM4 通道信号完整性、IR/EM 和热精度进行认证。"同时，作为更先进的替代方案，内存制造商还可以选择台积电的 N5 工艺来生产 HBM4 基础芯片。采用 N5 工艺的基础芯片将包含更多的逻辑，功耗更低，性能更高。但可以说最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，大约为 6 至 9 微米。这将使 N5 基本芯片与直接键合技术结合使用，从而使 HBM4 可以直接在逻辑芯片上进行三维堆叠。直接键合技术可实现更高的内存性能，这对于一直在渴求更多内存带宽的人工智能和高性能计算芯片来说将是一个巨大的推动。我们已经知道台积电和 SK Hynix 正合作开发 HBM4 基础芯片。台积电很可能也会为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为这家企业集团已经通过其三星代工部门拥有了自己的先进逻辑晶圆厂。 ... PC版： 手机版：

三星成立新的HBM团队：推进HBM3E和HBM4开发工作

三星成立新的HBM团队：推进HBM3E和HBM4开发工作 回顾过往，三星自2015年起便在DRAM部门内部深耕HBM技术的蓝海，不仅设立了专项团队，还成立了特别工作组，持续推动技术创新与突破。此次组织架构的升级，无疑是对过往努力的深化与加强，彰显了三星对HBM技术未来发展的坚定信心。为了加速抢占高附加值DRAM市场的制高点，三星展现出了惊人的研发速度与执行力。今年年初，三星便宣布成功研发出HBM3E 12H DRAM，并紧随其后在四月实现了HBM3E 8H DRAM的量产，这一系列成就不仅体现了三星的技术实力，也为其在HBM领域的领先地位奠定了坚实基础。值得注意的是，三星与英伟达等行业巨头的合作也在不断深入。自去年起，三星便积极向英伟达提供HBM3E样品进行严苛验证，涵盖8层与12层堆叠技术，虽历经挑战但进展显著，预计将在今年第三季度末迎来部分验证工作的圆满完成，这一合作无疑将加速HBM技术在高端计算领域的普及与应用。此外，三星还通过官方渠道分享了HBM产品的最新研发进展，并明确透露了HBM4技术的研发时间表，即计划于2025年首次亮相。这一消息不仅引发了业界的广泛关注，也进一步激发了市场对未来高性能计算、人工智能等领域技术革新的期待。更有传言指出，三星正考虑在HBM4中引入革命性的非导电粘合膜（NCF）组装技术和混合键合（HCB）技术，以优化高温环境下的热特性，进一步提升产品的稳定性和可靠性，这将是对现有技术边界的又一次勇敢探索。 ... PC版： 手机版：

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片

台积电准备推出基于12和5纳米节点的下一代HBM4基础芯片 访问：NordVPN 立减 75% + 外加 3 个月时长 另有NordPass密码管理器 作为 2024 年欧洲技术研讨会演讲的一部分，台积电提供了有关将为 HBM4 制造的基础芯片的一些新细节，该芯片将使用逻辑工艺构建。由于台积电计划采用其 N12 和 N5 工艺的变体来完成这项任务，该公司预计在 HBM4 制造工艺中占据有利地位，因为内存工厂目前没有能力经济地生产如此先进的逻辑芯片如果他们能够生产的话他们根本。对于第一波 HBM4，台积电准备使用两种制造工艺：N12FFC+ 和 N5。虽然它们服务于相同的目的将 HBM4E 内存与下一代 AI 和 HPC 处理器集成但它们将以两种不同的方式用于连接 AI 和 HPC 应用程序的高性能处理器的内存。台积电设计与技术平台高级总监表示：“我们正在与主要 HBM 内存合作伙伴（美光、三星、SK 海力士）合作，在先进节点上实现 HBM4 全堆栈集成。” “N12FFC+ 具有成本效益的基础芯片可以达到 HBM 的性能，而 N5 基础芯片可以在 HBM4 速度下以低得多的功耗提供更多逻辑。”台积电采用 N12FFC+ 制造工艺（12nm FinFet Compact Plus，正式属于 12nm 级技术，但其根源于台积电经过充分验证的 16nm FinFET 生产节点）制造的基础芯片将用于在硅片上安装 HBM4 内存堆栈片上系统 (SoC) 旁边的中介层。台积电认为，他们的 12FFC+ 工艺非常适合实现 HBM4 性能，使内存供应商能够构建 12-Hi (48 GB) 和 16-Hi 堆栈 (64 GB)，每堆栈带宽超过 2 TB/秒。“我们还在针对 HBM4 优化 CoWoS-L 和 CoWoS-R，”台积电高级总监说道。“CoWoS-L 和 CoWoS-R 都[使用]超过八层，以实现 HBM4 的路由超过 2,000 个互连，并具有[适当的]信号完整性。”N12FFC+ 上的 HBM4 基础芯片将有助于使用 TSMC 的 CoWoS-L 或 CoWoS-R 先进封装技术构建系统级封装 (SiP)，该技术可提供高达 8 倍标线尺寸的中介层 足够的空间容纳多达 12 个 HBM4 内存堆栈。根据台积电的数据，目前HBM4可以在14mA电流下实现6GT/s的数据传输速率。“我们与 Cadence、Synopsys 和 Ansys 等 EDA 合作伙伴合作，验证 HBM4 通道信号完整性、IR/EM 和热精度，”台积电代表解释道。同时，作为一种更先进的替代方案，内存制造商还可以选择采用台积电的 N5 工艺来生产 HBM4 基础芯片。N5 构建的基础芯片将封装更多的逻辑，消耗更少的功耗，并提供更高的性能。但可以说，最重要的好处是，这种先进的工艺技术将实现非常小的互连间距，约为 6 至 9 微米。这将允许 N5 基础芯片与直接键合结合使用，从而使 HBM4 能够在逻辑芯片顶部进行 3D 堆叠。直接键合可以实现更高的内存性能，这对于总是寻求更多内存带宽的 AI 和 HPC 芯片来说预计将是一个巨大的提升。我们已经知道 台积电和 SK 海力士在 HBM4 基础芯片上进行合作。台积电也可能为美光生产 HBM4 基础芯片。否则，我们会更惊讶地看到台积电与三星合作，因为该集团已经通过其三星代工部门拥有自己的先进逻辑工厂。台积电特殊工艺产能扩产50%随着德国和日本的新工厂全部建成，以及中国产能的扩张，台积电计划到 2027 年将其特种技术产能扩大 50%。该公司在欧洲技术研讨会上透露本周，台积电预计不仅需要转换现有产能以满足特殊工艺的需求，甚至还需要为此目的建造新的（绿地）晶圆厂空间。这一需求的主要驱动力之一将是台积电的下一个专用节点：N4e，一个 4 纳米级超低功耗生产节点。“过去，我们总是对即将建成的晶圆厂进行审查阶段，但在台积电很长一段时间以来，我们第一次开始建设绿地晶圆厂，以满足未来的专业技术要求，”台积电业务发展和海外运营办公室高级副总裁Kevin Zhang博士出席活动时候说。“在未来四到五年内，我们的专业产能实际上将增长 1.5 倍。通过这样做，我们实际上扩大了制造网络的覆盖范围，以提高整个晶圆厂供应链的弹性。”除了 N5 和 N3E 等著名的主要逻辑节点之外，台积电还为功率半导体、混合模拟 I/O 和超低功耗应用（例如物联网）等应用提供一套专用节点。这些通常基于该公司的落后制造工艺，但无论底层技术如何，这些节点的容量需求都随着台积电主要逻辑节点的需求而增长。所有这些都要求台积电重新评估他们如何规划其专业节点的容量。台积电近年来的扩张战略追求几个目标。其中之一是在台湾以外建立新的晶圆厂；另一个是普遍扩大产能，以满足未来对所有类型工艺技术的需求这就是该公司正在建设专业节点产能的原因。目前，台积电最先进的专用节点是N6e，是N7/N6的变体，支持0.4V至0.9V之间的工作电压。对于 N4e，台积电正在考虑低于 0.4V 的电压。尽管目前台积电并未透露太多计划节点的技术细节；考虑到该公司在这里的历史，我们预计一旦新流程准备就绪，他们明年将有更多的话题可以讨论。 ... PC版： 手机版：

JEDEC 公布 HBM3 内存标准：带宽最高 819 GB/s，最多 16 层堆叠 64GB

JEDEC 公布 HBM3 内存标准：带宽最高 819 GB/s，最多 16 层堆叠 64GB JEDEC 组织今日公布了 HBM3 内存标准，规范了产品的功能、性能以及容量、带宽等特性。这一代内存相比 HBM2，带宽增加了一倍。独立通道的数量从 8 个增加至 16 个，再加上虚拟通道，使得每个芯片支持 32 通道。芯片可以采用 4 层、9 层、12 层堆叠方式，未来可以扩展至 16 层堆叠，实现单片容量 64GB