【亚1纳米制程晶体管，一个碳原子栅极厚度：清华重大突破登上Nature】目前主流工业界晶体管的栅极尺寸在12nm以上，2016年

【亚1纳米制程晶体管，一个碳原子栅极厚度：清华重大突破登上Nature】目前主流工业界晶体管的栅极尺寸在12nm以上，2016年美国实现了物理栅长为1nm的平面硫化钼晶体管，而清华大学目前实现等效的物理栅长为0.34nm。 #抽屉IT

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点 （英文） 在IEDM 2023上，英特尔组件研究团队同样展示了其在技术创新上的持续投入，以在实现性能提升的同时，在硅上集成更多晶体管。研究人员确定了所需的关键研发领域，旨在通过高效堆叠晶体管继续实现微缩。结合背面供电和背面触点，这些技术将意味着晶体管架构技术的重大进步。随着背面供电技术的完善和新型2D通道材料的采用，英特尔正致力于继续推进摩尔定律，在2030年前实现在单个封装内集成一万亿个晶体管。 什么 #flag

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，

专家认为半导体行业将在本十年末实现1万亿晶体管芯片的目标

专家认为半导体行业将在本十年末实现1万亿晶体管芯片的目标 台积电等公司对半导体集成表现出极大的乐观，计划在未来十年内实现万亿个晶体管的目标，并将其视为迈向未来的重要一步。据他们称，3D SoIC技术的出现将对晶体管的集成起到至关重要的作用，因为现在光刻工具的能力比以往任何时候都强，使业界可以将多个芯片连接到一个更大的中间件上。目前，NVIDIA最近公布的 Blackwell GPU 架构的晶体管数量为 2,080 亿个，这意味着未来十年内该行业的晶体管数量有望达到这个数字的 5 倍。此外，互联技术也将在其中发挥重要作用，因为通过 CoWoS 等先进封装技术实现 2.5D 或 3D 集成后，专家们可以在每个系统中堆叠数量更多的晶体管，而不仅仅是将它们安装到单个芯片上。同样，台积电在最近举行的 IEDM 大会上透露，该公司计划到 2030 年通过 3D 异质集成技术提供超过一万亿个晶体管，这意味着在性能提升方面，预计未来会有显著的数字增长，因为半导体行业的发展远不止节点缩小这么简单。对我们和半导体行业来说，未来确实充满希望，随着人工智能浪潮的到来，创新之火将蔓延到每个技术领域，最终为消费者和客户市场打开新的大门。您可以从IEEE Spectrum了解更多。 ... PC版： 手机版：

美国少年自家制 CPU，性能可媲美 Intel 4004

美国少年自家制 CPU，性能可媲美 Intel 4004 美国少年 Sam Zeloof 日前在家中成功自制了拥有1200个晶体管的处理器，采用的技术与 Intel在70年代推出的4004 CPU时所用的技术相同。 Sam Zeloof在2018年开始使用5微米PMOS工艺制造了他的第一台处理器 Z1。他从高中开始自己制造处理器，并在家自学制造处理器所需的资料及一切机械性操作。时至今日，Sam Zeloof制造的第二个处理器 Z2面世。 Z2的功率较 Z1高出不少， Z2可将处理器所需电压输入由10伏直接减少至1伏，功耗显著降低。另外，该处理器芯片亦比 Z1高出几个级别，与 Z1的6个晶体管相比，Z2的晶体管大幅增加至1200个。 相比之下， 虽两者均是使用相同技术制造，Intel的4004 CPU有2200个晶体管，而Z2只有1200个晶体管。在他制造的12个 Z2中，只有一台功能齐全，余下11个的可使用功能约占80%，需要更多的调整并进行优化。（） 圆梦了吗？

芯片未来，靠他们了

芯片未来，靠他们了 这是前所未有的将电源互连与信号传输分开。作为一名芯片设计师，我可以告诉你，这对整个行业来说是一件大事。要了解全貌，我们先从晶体管开始。晶体管的演进所有现代计算机芯片都是由晶体管（可以打开和关闭的微型电子开关）组成的。这就是经典平面晶体管的外观。它包含一个栅极、一个源极和一个漏极，排列在一个二维平面上。该设备由栅极控制，当我们对栅极施加一定的电压，或者更具体地说，一定的电场时，它就会打开栅极，电流从源极流向漏极。随着平面晶体管的尺寸不断缩小，晶体管的尺寸也随之缩小，特别是沟道的尺寸。我们面临许多问题，漏电问题只是其中之一。最终的解决方案是彻底改变晶体管从平面 2D 晶体管变为三维 FinFET 晶体管。基本上，他们采用平面晶体管，并将沟道向上拉伸为垂直鳍片。平面晶体管的导电沟道只在表面，而 FinFET 的导电沟道在三面，栅极则环绕在导电沟道周围。与原始平面晶体管相比，FinFET 更紧凑，因此使用 FinFET，我们现在能够在同一硅片上封装更多晶体管。2011 年，英特尔推出了首款商用 FinFET 器件，当时我还在读大学。英特尔推出首款 FinFET 器件几年后，三星和台积电开始生产 16nm 和 14nm FinFET 芯片。从那时起，台积电一直引领着 FinFET 的发展。如今，所有尖端芯片都采用 FinFET 制造。例如，最新的 AMD 和 Apple 芯片采用的是 5nm 或 3nm FinFET 技术。环绕栅极然而，就我们可以微缩多少、鳍片可以达到多高以及可以并排放置多少个鳍片而言，FinFET 技术已经达到了极限。高漏电再次成为一个巨大的问题。因此，为了进一步缩小晶体管并降低成本，整个行业现在正在转向新的环绕栅极 (GAA) 晶体管技术。我已经谈论它好几年了，但它终于要投入量产了。台积电将在其 N2 工艺节点上转向 GAA 技术。他们称之为“纳米片晶体管”，但从本质上讲，它本质上是同一件事，只是同一概念的另一个术语。台积电计划在 2025 年初开始生产基于 GAA 技术的芯片，首批芯片预计将出现在 iPhone 上。基本上，他们采用了 FinFET 结构并将其水平放置，将几片这样的薄片叠放在一起，这样我们就可以垂直增加鳍片的数量。最好的部分是栅极完全包裹在沟道周围，使我们能够更好地控制它。通过这项创新，我们可以略微降低工作电压并显著降低漏电流。这将使我们的速度和晶体管密度提高约 15%，但这项技术最大的好处是功率效率。GAA 晶体管的功耗比 FinFET 技术低 35%，这是一个巨大的进步。这对于移动芯片等应用至关重要，因为它可以显着延长电池寿命，或者对于通常非常密集且耗电的 AI 或 HPC 应用来说也是如此。背面供电本月初，台积电在其路线图中首次展示了 A16 技术，其中的“A”代表埃。台积电的 A16 技术将基于纳米片晶体管，但有一个非常有趣的变化背面供电。这项创新将在电源效率方面带来翻天覆地的变化让我来解释一下。自从罗伯特·诺伊斯制造出第一个集成电路以来，所有东西都位于晶圆的顶部，即正面，所有信号互连和电源传输都来自正面。背面供电是一个巨大的变化，因为我们将把电源线移到基板下方，从而腾出更多空间用于顶部布线。你知道，现代芯片中有数十亿个晶体管相互连接；因此芯片上有许多层级的信号互连。同时，顶部有一个电源网格，它是一个电源线和地线网络，用于在半导体芯片上分配电力并为晶体管提供电源。目前，所有的互连和供电都来自顶部的不同金属层。现在想象一下，当我们将所有电源移到背面时，这将大大降低布线的复杂性，让我们能够更密集地放置和布线晶体管并改善拥塞。这种将电源与信号分离的概念将为布线电子设计自动化 (EDA) 工具提供更多自由。这一变化不仅会影响制造流程，还会影响芯片设计本身。整个流程需要大量学习，尤其是在电源网格和散热方面。台积电将于 2026 年开始生产基于 A16 技术的芯片。我非常期待看到它的进展。当然，台积电并不是唯一一家致力于这项创新的公司。英特尔也在努力通过背面供电和其他升级来重新夺回其在芯片制造竞赛中的地位。英特尔的“登月计划”我想花点时间讨论一下英特尔的野心，因为这个故事有几个有趣的方面。过去五年来，英特尔在先进芯片制造方面一直落后于台积电和三星。但现在，他们计划成为第一个甚至领先于台积电将新晶体管和电力输送技术投入生产的公司。对于英特尔来说，GAA 技术和背面供电正在 20A 工艺节点中融合。他们现在正在对其进行最后的润色。这个 20A 节点对英特尔至关重要。这对英特尔来说是一个冒险的举动，因为通常情况下，你会希望逐一引入创新，以了解问题出在哪里。同时引入两项新技术意味着英特尔正在“全力以赴”。这对英特尔来说显然是一个“登月计划”，风险很大，因为可能性成倍增加。有趣的是，过去英特尔比较保守，而台积电则比较冒险。这一次，情况正好相反。英特尔需要获得大买家才能达到高产量，实现经济效益，因为芯片制造依赖于规模经济。2021 年，英特尔首席执行官帕特·基辛格 (Pat Gelsinger) 向投资者和客户承诺，四年内实现五个节点。这次他们必须兑现承诺。他们目前已在生产英特尔 4 和英特尔 3 FinFET 技术，并计划在 2024 年底前量产英特尔 20A。Arrow Lake 将成为首款采用 GAA（他们称之为 RibbonFET）晶体管和背面供电的英特尔 CPU，英特尔称之为 PowerVia。一、英特尔 14A 和新High NA EUV英特尔路线图上最有趣的里程碑是计划于 2027 年推出的 14A 工艺节点。这涉及一项重大更新：使用 ASML 的新型高 NA EUV 光刻机，每台成本为 3.8 亿美元。这会带来很大的风险。除了与新工具相关的风险外，High NA 的经济效益到目前为止还没有奏效。在台积电和英特尔争夺 3nm 以下节点的竞争中，关键在于谁能率先以最低成本生产出高良率的产品。高 NA EUV 机器在经济上尚不可行，每片晶圆的价格很高。这就是台积电暂时放弃这台机器的原因。二、直接自组装（Direct Self-Assembly）目前，使用Hihg NA EUV 机器，光刻工艺每片晶圆需要更多时间。这限制了晶圆厂的产量并推高了成本。为了实现经济效益，英特尔计划使用直接自组装。简而言之，晶圆上覆盖有 PMMA（poly methyl methacrylate）并烘烤。在此过程中，聚合物材料自组织成细小的线条。研究表明，EUV 机器可以帮助引导晶圆上的这一过程。然而，由于缺陷率高，这种方法至少已经处于研究阶段十年了。在英特尔激进的同时，台积电也不甘人后。台积电成功做出CFET台积电资深副总暨副共同营运长张晓强今日在台积电技术论坛宣布，台积电已成功整合不同晶体管架构，在实验室做出CFET（互补式场效晶体管），虽然他未透露未来会导入在哪个制程，但指出继CFET可预见导入先进逻辑制程，下世代先进逻辑制程，台积电研发部门仍寻求导入新材料，实现让单一逻辑芯片放入比现有逾2000亿颗还更多的晶体管，推动半导体技术持续创新。张晓强强调，这是他投入半导体领域20多年来最令他感到兴奋的时候，正如另一副共同营运长侯永清指出，半导体黄金时刻已到来，而未来AI芯片发展，接近99%将靠台积电先进逻辑技术和先进封装支持，而台积电技术创新，已可看到未来在技术持续推进下，发挥芯片更高的效能及更优异能耗表现。他表示，台积电在2纳米基础下，全球首创的A16纳米制程技术，搭配独家开发的超级电轨（即晶背供电）技术，让产出的芯片在相同速度下效能比2纳米再高出8~10%，在相... PC版： 手机版：