台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装

台积电规划1nm芯片制造工艺，计划到 2030 年实现 1 万亿晶体管的单个芯片封装 据 Tom's Hardware 报道，在本月举行的 IEDM 2023 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装路线，这一计划与英特尔去年透露的规划类似。 当然，1 万亿晶体管是来自单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发单个芯片 2000 亿晶体管。 为了实现这一目标，该公司重申正在致力于 2nm 级 N2 和 N2P 生产节点，以及 1.4nm 级 A14 和 1nm 级 A10 制造工艺，预计将于 2030 年完成。 ，

一万亿晶体管GPU将到来 台积电董事长撰文解读

一万亿晶体管GPU将到来 台积电董事长撰文解读 值得一提的是，本文署名作者MARK LIU（刘德音）和H.-S. PHILIP WONG，其中刘德音是台积电董事长。H.-S Philip Wong则是斯坦福大学工程学院教授、台积电首席科学家。在这里，我们将此文翻译出来，以飨读者。以下为文章正文：1997 年，IBM 深蓝超级计算机击败了国际象棋世界冠军Garry Kasparov。这是超级计算机技术的突破性演示，也是对高性能计算有一天可能超越人类智能水平的首次展示。在接下来的10年里，我们开始将人工智能用于许多实际任务，例如面部识别、语言翻译以及推荐电影和商品。再过十五年，人工智能已经发展到可以“合成知识”（synthesize knowledge）的地步。生成式人工智能，如ChatGPT和Stable Diffusion，可以创作诗歌、创作艺术品、诊断疾病、编写总结报告和计算机代码，甚至可以设计与人类制造的集成电路相媲美的集成电路。人工智能成为所有人类事业的数字助手，面临着巨大的机遇。ChatGPT是人工智能如何使高性能计算的使用民主化、为社会中的每个人带来好处的一个很好的例子。所有这些奇妙的人工智能应用都归功于三个因素：高效机器学习算法的创新、训练神经网络的大量数据的可用性，以及通过半导体技术的进步实现节能计算的进步。尽管它无处不在，但对生成式人工智能革命的最后贡献却没有得到应有的认可。在过去的三十年里，人工智能的重大里程碑都是由当时领先的半导体技术实现的，没有它就不可能实现。Deep Blue 采用 0.6 微米和 0.35 微米节点芯片制造技术的混合实现；赢得 ImageNet 竞赛的深度神经网络并开启了当前机器学习时代的设备使了用 40 纳米技术打造的芯片；AlphaGo 使用 28 纳米技术征服了围棋游戏；ChatGPT 的初始版本是在采用 5 纳米技术构建的计算机上进行训练的。；ChatGPT 的最新版本由使用更先进的4 纳米技术的服务器提供支持。所涉及的计算机系统的每一层，从软件和算法到架构、电路设计和设备技术，都充当人工智能性能的乘数。但可以公平地说，基础晶体管器件技术推动了上面各层的进步。如果人工智能革命要以目前的速度继续下去，它将需要半导体行业做出更多贡献。十年内，它将需要一个 1 万亿晶体管的 GPU，也就是说，GPU 的设备数量是当今典型设备数量的 10 倍。AI 模型大小的不断增长，让人工智能训练所需的计算和内存访问在过去五年中增加了几个数量级。例如，训练GPT-3需要相当于一整天每秒超过 50 亿次的计算操作（即 5,000 petaflops /天），以及 3 万亿字节 (3 TB) 的内存容量。新的生成式人工智能应用程序所需的计算能力和内存访问都在持续快速增长。我们现在需要回答一个紧迫的问题：半导体技术如何跟上步伐？从集成器件到集成小芯片自集成电路发明以来，半导体技术一直致力于缩小特征尺寸，以便我们可以将更多晶体管塞进缩略图大小的芯片中。如今，集成度已经上升了一个层次；我们正在超越 2D 缩放进入3D 系统集成。我们现在正在将许多芯片组合成一个紧密集成、大规模互连的系统。这是半导体技术集成的范式转变。在人工智能时代，系统的能力与系统中集成的晶体管数量成正比。主要限制之一是光刻芯片制造工具被设计用于制造不超过约 800 平方毫米的 IC，即所谓的光罩限制（reticle limit）。但我们现在可以将集成系统的尺寸扩展到光刻掩模版极限之外。通过将多个芯片连接到更大的中介层（一块内置互连的硅片）上，我们可以集成一个系统，该系统包含的设备数量比单个芯片上可能包含的设备数量要多得多。例如，台积电的CoWoS（chip-on-wafer-on-substrate ）技术就可以容纳多达六个掩模版区域的计算芯片，以及十几个高带宽内存（HBM）芯片。CoWoS是台积电的硅晶圆上芯片先进封装技术，目前已在产品中得到应用。示例包括 NVIDIA Ampere 和 Hopper GPU。当中每一个都由一个 GPU 芯片和六个高带宽内存立方体组成，全部位于硅中介层上。计算 GPU 芯片的尺寸大约是芯片制造工具当前允许的尺寸。Ampere有540亿个晶体管，Hopper有800亿个。从 7 纳米技术到更密集的 4 纳米技术的转变使得在基本相同的面积上封装的晶体管数量增加了 50%。Ampere 和 Hopper 是当今大型语言模型 ( LLM ) 训练的主力。训练 ChatGPT 需要数万个这样的处理器。HBM 是对 AI 日益重要的另一项关键半导体技术的一个例子：通过将芯片堆叠在一起来集成系统的能力，我们在台积电称之为SoIC (system-on-integrated-chips) 。HBM 由控制逻辑 IC顶部的一堆垂直互连的 DRAM 芯片组成。它使用称为硅通孔 (TSV) 的垂直互连来让信号通过每个芯片和焊料凸点以形成存储芯片之间的连接。如今，高性能 GPU广泛使用 HBM 。展望未来，3D SoIC 技术可以为当今的传统 HBM 技术提供“无凸块替代方案”（bumpless alternative），在堆叠芯片之间提供更密集的垂直互连。最近的进展表明，HBM 测试结构采用混合键合技术堆叠了 12 层芯片，这种铜对铜连接的密度高于焊料凸块所能提供的密度。该存储系统在低温下粘合在较大的基础逻辑芯片之上，总厚度仅为 600 µm。对于由大量运行大型人工智能模型的芯片组成的高性能计算系统，高速有线通信可能会很快限制计算速度。如今，光学互连已被用于连接数据中心的服务器机架。我们很快就会需要基于硅光子学的光学接口，并与 GPU 和 CPU 封装在一起。这将允许扩大能源效率和面积效率的带宽，以实现直接的光学 GPU 到 GPU 通信，这样数百台服务器就可以充当具有统一内存的单个巨型 GPU。由于人工智能应用的需求，硅光子将成为半导体行业最重要的使能技术之一。迈向万亿晶体管 GPU如前所述，用于 AI 训练的典型 GPU 芯片已经达到了标线区域极限（reticle field limit）。他们的晶体管数量约为1000亿个。晶体管数量增加趋势的持续将需要多个芯片通过 2.5D 或 3D 集成互连来执行计算。通过 CoWoS 或 SoIC 以及相关的先进封装技术集成多个芯片，可以使每个系统的晶体管总数比压缩到单个芯片中的晶体管总数大得多。如AMD MI 300A 就是采用这样的技术制造的。AMD MI300A 加速处理器单元不仅利用了CoWoS，还利用了台积电的 3D 技术SoIC。MI300A结合了 GPU 和 CPU内核，旨在处理最大的人工智能工作负载。GPU为AI执行密集的矩阵乘法运算，而CPU控制整个系统的运算，高带宽存储器（HBM）统一为两者服务。采用 5 纳米技术构建的 9 个计算芯片堆叠在 4 个 6 纳米技术基础芯片之上，这些芯片专用于缓存和 I/O 流量。基础芯片和 HBM 位于硅中介层之上。处理器的计算部分由 1500 亿个晶体管组成。我们预测，十年内，多芯片 GPU 将拥有超过 1 万亿个晶体管。我们需要在 3D 堆栈中将所有这些小芯片连接在一起，但幸运的是，业界已经能够快速缩小垂直互连的间距，从而增加连接密度。而且还有足够的空间容纳更多。我们认为互连密度没有理由不能增长一个数量级，甚至更高。GPU 的节能性能趋势那么，所有这些创新的硬件技术如何提高系统的性能呢？如果我们观察一个称为节能性能的指标的稳步改进，我们就可以看到服务器 GPU 中已经存在的趋势。EEP 是系统能源效率和速度（the energy efficiency and speed of a system）的综合衡量标准。过去 15 年来，半导体行业的能效性能每两年就提高了三倍左右。我们相信这一趋势将以历史速度持续下去。它将受到多方面创新的推动，包括新材料、器件和集成技术、极紫外（EUV）光刻、电路设计、系统架构设计以及所有这些技术元素的共同优化等。特别是，EEP 的增加将通过我们在此讨论的... PC版： 手机版：

韩国研究团队开发出一种亚纳米晶体管的生长方法

韩国研究团队开发出一种亚纳米晶体管的生长方法 半导体器件的尺寸取决于栅电极的宽度和效率。由于光刻技术的限制，目前的制造工艺无法将栅极长度控制在几纳米以下。为了解决这个问题，研究小组使用二硫化钼的镜像孪生边界（MTB）作为栅极电极，这种1D金属的宽度只有0.4纳米。IBS 团队通过在原子水平上改变二维半导体的晶体结构，实现了一维 MTB 金属相。国际器件与系统路线图（IRDS）预测，到2037年，半导体技术将达到约0.5纳米，晶体管栅极长度将达到12纳米。研究团队的晶体管显示，其沟道宽度小至 3.9 纳米，超过了这一预测。基于 1D MTB 的晶体管在电路性能方面也具有优势。与当前一些在高度集成电路中面临寄生电容问题的技术（FinFET 或 GAA）不同，这种新型晶体管由于结构简单、栅极宽度小，可以最大限度地减少此类问题。 ... PC版： 手机版：

北大美女博士开发全新晶体管 性能媲美商用高端芯片 登Nature顶刊

北大美女博士开发全新晶体管 性能媲美商用高端芯片 登Nature顶刊 发表在Nature上的这篇论文（Nature, 2023, 616: 66–72），内容是关于晶体管的。北京大学介绍称，为解决我国高端芯片的“卡脖子”问题尽一份力，于梦诗在博士攻读期间选择了二维半导体材料的可控制备作为主攻方向。化学专业的她，自学了固体物理、半导体器件物理等基础知识，打下了坚实的理论基础。首例外延高κ栅介质集成型二维鳍式晶体管（2D Bi2O2Se/Bi2SeO5 FinFET）在导师彭海琳教授的指导下，她与团队开发了全新的二维鳍式晶体管构筑方法，实现了世界首例二维半导体鳍片/高κ栅氧化物异质结阵列的外延生长及其三维架构的集成制备。并研制了高性能二维鳍式场效应晶体管（2D FinFET），性能可比拟商用高端芯片。这一研究成果在国际顶级期刊Nature上发表。据介绍，这一原创性工作突破了后摩尔时代高速低功耗芯片的二维新材料精准合成与新架构集成瓶颈，为开发未来先进芯片技术带来了新的机遇，被评选为2023年度“中国半导体十大研究进展”。在保研北大之前，于梦诗本科就读于南京理工大学2015级高分子材料与工程专业。本科期间就以第一作者发表7篇SCI论文，其中1篇进入ESI全球前1%的高被引论文，总影响因子达27.12，达到学校博士生毕业要求。 ... PC版： 手机版：

可重构晶体管可通过编程执行不同功能

可重构晶体管可通过编程执行不同功能 研究人员解释说，射频晶体管是电子电路和芯片设计技术的重大突破。可编程晶体管使用的材料与半导体工业使用的材料相同，即硅和锗，它们可以显著改善功耗和能效。传统的晶体管开发包括化学掺杂，这是一种用外来原子"污染"半导体材料的技术。掺杂过程决定了电流的流动方向，一旦晶体管被制造出来就无法改变。射频晶体管用静电掺杂取代了化学掺杂，这是一种不会永久改变半导体材料化学结构的新方法。一旦电场取代了"复杂而昂贵"的化学掺杂过程，晶体管就可以动态地重新配置，以执行不同的逻辑运算。维也纳工业大学教授沃尔特-韦伯（Walter M. Weber）说，重配置工作在"基本开关单元"，而不是将信息路由到固定的功能单元。韦伯补充说，这种方法对于构建未来的可重构计算和人工智能应用"大有可为"。研究人员于 2021 年开发出了 RFET 基本技术，现在他们已经证明可重写晶体管可用于构建芯片中的所有基本逻辑电路。最近发表的研究报告展示了一种反相器、NAND/NOR 和 XOR/XNOR 门，它们能够在运行时动态切换工作模式。静电掺杂所需的额外栅极需要占用空间，这意味着 RFET 并不像标准 CMOS 晶体管那么小。新的可编程晶体管不可能很快取代固定晶体管，但它们可以共存，并为某些灵活性至关重要的计算应用提供动力。研究人员解释说，RFET 的可重构特性可以减少逻辑电路所需的晶体管总数。更少的晶体管意味着制造芯片所需的空间更小，功耗也会降低。通过切换单个晶体管或整个电路的极性，单个电路可以提供多种功能。 ... PC版： 手机版：

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展 该工作报道一种新型晶体管器件技术，将电阻阈值开关与垂直晶体管进行集成，实现了兼具超陡亚阈值摆幅与高集成密度潜力的垂直沟道晶体管，电流开关比超过8个数量级且室温亚60mV/dec电流范围超过6个数量级，为后摩尔时代高性能晶体管技术提供了一种新的器件方案。随着集成电路制造工艺下探亚5纳米技术节点，传统的晶体管尺寸微缩路线无法像过去一样使能“器件-芯片”性能提升与成本控制。在此背景下，学术界与工业界近年来提出多种创新器件技术，以期克服常规MOSFET的技术局限。其中，三星、IBM、欧洲微电子中心（IMEC）等国际研发机构推出了垂直输运场效应晶体管（vertical-transport field-effect transistor, VTFET）器件技术。通过将电流方向从传统MOSFET的平面方向转换为垂直方向，该器件结构有望在芯片上垂直构造晶体管，从而大幅降低器件占有空间，提高集成密度。受此启发，西电研究团队采用超薄二维异质结构造VTFET半导体沟道并与电阻阈值开关（TS）垂直集成，实现超陡垂直晶体管（TS-VTFET）。这一器件技术借助超薄二维半导体出色的静电调控，大幅提升器件栅控能力；同时，借助电阻阈值开关的电压控制“绝缘-导电”相变特性，该器件的室温亚阈值摆幅达到1.52mV/dec，远低于常规MOSFET室温亚阈值摆幅高于60mV/dec的理论极限。此外，在发表的概念验证工作中，研究团队制备的超陡垂直晶体管表现出强大性能，包括电流开关比高于8个数量级、亚60mV/dec电流区间超过6个数量级、漏电流小于10fA等，为后摩尔时代高性能低功耗晶体管技术提供了一种新的方案。 ... PC版： 手机版：