中国在二维高性能浮栅晶体管存储器方面取得重要进展

中国在二维高性能浮栅晶体管存储器方面取得重要进展 中国华中科技大学的材料成形与模具技术全国重点实验室教授翟天佑团队，在二维高性能浮栅晶体管存储器方面取得重要进展，研制了一种具有边缘接触特征的新型二维浮栅晶体管器件，与现有商业闪存器件性能对比，其擦写速度、循环寿命等关键性能均有提升。 新华社星期一（9月18日）报道上述消息。 浮栅晶体管作为一种电荷存储器，是构成当前大容量固态存储器发展的核心元器件。然而，当前商业闪存内硅基浮栅存储器件所需的擦写时间约在10微秒至1毫秒范围内，远低于计算单元CPU纳秒级的数据处理速度，且其循环耐久性约为10万次，也难以满足频繁的数据交互。 二维材料具有原子级厚度和无悬挂键表面，在器件集成时可有效避免窄沟道效应和界面态钉扎等问题，是实现高密度集成、高性能闪存器件的理想材料。不过，在此前的研究中，其数据擦写速度多异常缓慢，鲜有器件可同时实现高速和高循环耐久性。 根据新华社，面对这一挑战，翟天佑团队研制了一种具有边缘接触特征的新型二维浮栅晶体管器件，通过对传统金属-半导体接触区域内二硫化钼进行相转变，使其由半导体相（2H）向金属相（1T）转变，使器件内金属-半导体接触类型由传统的3D/2D面接触过渡为具有原子级锐利界面的2D/2D型边缘接触，实现了擦写速度在10纳秒至100纳秒、循环耐久性超过300万次的高性能存储器件。 报道引述翟天佑说：“通过对比传统面接触电极与新型边缘接触，该研究说明了优化制备二维浮栅存储器件内金属-半导体接触界面对改善其擦写速度、循环寿命等关键性能有重要作用。”

韩国研究团队开发出一种亚纳米晶体管的生长方法

韩国研究团队开发出一种亚纳米晶体管的生长方法 半导体器件的尺寸取决于栅电极的宽度和效率。由于光刻技术的限制，目前的制造工艺无法将栅极长度控制在几纳米以下。为了解决这个问题，研究小组使用二硫化钼的镜像孪生边界（MTB）作为栅极电极，这种1D金属的宽度只有0.4纳米。IBS 团队通过在原子水平上改变二维半导体的晶体结构，实现了一维 MTB 金属相。国际器件与系统路线图（IRDS）预测，到2037年，半导体技术将达到约0.5纳米，晶体管栅极长度将达到12纳米。研究团队的晶体管显示，其沟道宽度小至 3.9 纳米，超过了这一预测。基于 1D MTB 的晶体管在电路性能方面也具有优势。与当前一些在高度集成电路中面临寄生电容问题的技术（FinFET 或 GAA）不同，这种新型晶体管由于结构简单、栅极宽度小，可以最大限度地减少此类问题。 ... PC版： 手机版：

可重构晶体管可通过编程执行不同功能

可重构晶体管可通过编程执行不同功能 研究人员解释说，射频晶体管是电子电路和芯片设计技术的重大突破。可编程晶体管使用的材料与半导体工业使用的材料相同，即硅和锗，它们可以显著改善功耗和能效。传统的晶体管开发包括化学掺杂，这是一种用外来原子"污染"半导体材料的技术。掺杂过程决定了电流的流动方向，一旦晶体管被制造出来就无法改变。射频晶体管用静电掺杂取代了化学掺杂，这是一种不会永久改变半导体材料化学结构的新方法。一旦电场取代了"复杂而昂贵"的化学掺杂过程，晶体管就可以动态地重新配置，以执行不同的逻辑运算。维也纳工业大学教授沃尔特-韦伯（Walter M. Weber）说，重配置工作在"基本开关单元"，而不是将信息路由到固定的功能单元。韦伯补充说，这种方法对于构建未来的可重构计算和人工智能应用"大有可为"。研究人员于 2021 年开发出了 RFET 基本技术，现在他们已经证明可重写晶体管可用于构建芯片中的所有基本逻辑电路。最近发表的研究报告展示了一种反相器、NAND/NOR 和 XOR/XNOR 门，它们能够在运行时动态切换工作模式。静电掺杂所需的额外栅极需要占用空间，这意味着 RFET 并不像标准 CMOS 晶体管那么小。新的可编程晶体管不可能很快取代固定晶体管，但它们可以共存，并为某些灵活性至关重要的计算应用提供动力。研究人员解释说，RFET 的可重构特性可以减少逻辑电路所需的晶体管总数。更少的晶体管意味着制造芯片所需的空间更小，功耗也会降低。通过切换单个晶体管或整个电路的极性，单个电路可以提供多种功能。 ... PC版： 手机版：

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展 该工作报道一种新型晶体管器件技术，将电阻阈值开关与垂直晶体管进行集成，实现了兼具超陡亚阈值摆幅与高集成密度潜力的垂直沟道晶体管，电流开关比超过8个数量级且室温亚60mV/dec电流范围超过6个数量级，为后摩尔时代高性能晶体管技术提供了一种新的器件方案。随着集成电路制造工艺下探亚5纳米技术节点，传统的晶体管尺寸微缩路线无法像过去一样使能“器件-芯片”性能提升与成本控制。在此背景下，学术界与工业界近年来提出多种创新器件技术，以期克服常规MOSFET的技术局限。其中，三星、IBM、欧洲微电子中心（IMEC）等国际研发机构推出了垂直输运场效应晶体管（vertical-transport field-effect transistor, VTFET）器件技术。通过将电流方向从传统MOSFET的平面方向转换为垂直方向，该器件结构有望在芯片上垂直构造晶体管，从而大幅降低器件占有空间，提高集成密度。受此启发，西电研究团队采用超薄二维异质结构造VTFET半导体沟道并与电阻阈值开关（TS）垂直集成，实现超陡垂直晶体管（TS-VTFET）。这一器件技术借助超薄二维半导体出色的静电调控，大幅提升器件栅控能力；同时，借助电阻阈值开关的电压控制“绝缘-导电”相变特性，该器件的室温亚阈值摆幅达到1.52mV/dec，远低于常规MOSFET室温亚阈值摆幅高于60mV/dec的理论极限。此外，在发表的概念验证工作中，研究团队制备的超陡垂直晶体管表现出强大性能，包括电流开关比高于8个数量级、亚60mV/dec电流区间超过6个数量级、漏电流小于10fA等，为后摩尔时代高性能低功耗晶体管技术提供了一种新的方案。 ... PC版： 手机版：

专家认为半导体行业将在本十年末实现1万亿晶体管芯片的目标

专家认为半导体行业将在本十年末实现1万亿晶体管芯片的目标 台积电等公司对半导体集成表现出极大的乐观，计划在未来十年内实现万亿个晶体管的目标，并将其视为迈向未来的重要一步。据他们称，3D SoIC技术的出现将对晶体管的集成起到至关重要的作用，因为现在光刻工具的能力比以往任何时候都强，使业界可以将多个芯片连接到一个更大的中间件上。目前，NVIDIA最近公布的 Blackwell GPU 架构的晶体管数量为 2,080 亿个，这意味着未来十年内该行业的晶体管数量有望达到这个数字的 5 倍。此外，互联技术也将在其中发挥重要作用，因为通过 CoWoS 等先进封装技术实现 2.5D 或 3D 集成后，专家们可以在每个系统中堆叠数量更多的晶体管，而不仅仅是将它们安装到单个芯片上。同样，台积电在最近举行的 IEDM 大会上透露，该公司计划到 2030 年通过 3D 异质集成技术提供超过一万亿个晶体管，这意味着在性能提升方面，预计未来会有显著的数字增长，因为半导体行业的发展远不止节点缩小这么简单。对我们和半导体行业来说，未来确实充满希望，随着人工智能浪潮的到来，创新之火将蔓延到每个技术领域，最终为消费者和客户市场打开新的大门。您可以从IEEE Spectrum了解更多。 ... PC版： 手机版：

【亚1纳米制程晶体管，一个碳原子栅极厚度：清华重大突破登上Nature】目前主流工业界晶体管的栅极尺寸在12nm以上，2016年

【亚1纳米制程晶体管，一个碳原子栅极厚度：清华重大突破登上Nature】目前主流工业界晶体管的栅极尺寸在12nm以上，2016年美国实现了物理栅长为1nm的平面硫化钼晶体管，而清华大学目前实现等效的物理栅长为0.34nm。 #抽屉IT