韩国研究团队开发出一种亚纳米晶体管的生长方法

韩国研究团队开发出一种亚纳米晶体管的生长方法 半导体器件的尺寸取决于栅电极的宽度和效率。由于光刻技术的限制，目前的制造工艺无法将栅极长度控制在几纳米以下。为了解决这个问题，研究小组使用二硫化钼的镜像孪生边界（MTB）作为栅极电极，这种1D金属的宽度只有0.4纳米。IBS 团队通过在原子水平上改变二维半导体的晶体结构，实现了一维 MTB 金属相。国际器件与系统路线图（IRDS）预测，到2037年，半导体技术将达到约0.5纳米，晶体管栅极长度将达到12纳米。研究团队的晶体管显示，其沟道宽度小至 3.9 纳米，超过了这一预测。基于 1D MTB 的晶体管在电路性能方面也具有优势。与当前一些在高度集成电路中面临寄生电容问题的技术（FinFET 或 GAA）不同，这种新型晶体管由于结构简单、栅极宽度小，可以最大限度地减少此类问题。 ... PC版： 手机版：

《晶体管电路设计(铃木雅臣)》 | 简介：晶体管电路设计(铃木雅臣)这本书带给读者一个新鲜的视角，无论是在探索历史、社会还是文化

《晶体管电路设计(铃木雅臣)》 | 简介：晶体管电路设计(铃木雅臣)这本书带给读者一个新鲜的视角，无论是在探索历史、社会还是文化方面，它都能为你提供独特的深度和思考。每一页都充满了智慧和启发，是对知识渴望者的不二之选。 | 标签：#书籍 #晶体管 #阅读 | 文件大小：NG | 链接：

北大美女博士开发全新晶体管 性能媲美商用高端芯片 登Nature顶刊

北大美女博士开发全新晶体管 性能媲美商用高端芯片 登Nature顶刊 发表在Nature上的这篇论文（Nature, 2023, 616: 66–72），内容是关于晶体管的。北京大学介绍称，为解决我国高端芯片的“卡脖子”问题尽一份力，于梦诗在博士攻读期间选择了二维半导体材料的可控制备作为主攻方向。化学专业的她，自学了固体物理、半导体器件物理等基础知识，打下了坚实的理论基础。首例外延高κ栅介质集成型二维鳍式晶体管（2D Bi2O2Se/Bi2SeO5 FinFET）在导师彭海琳教授的指导下，她与团队开发了全新的二维鳍式晶体管构筑方法，实现了世界首例二维半导体鳍片/高κ栅氧化物异质结阵列的外延生长及其三维架构的集成制备。并研制了高性能二维鳍式场效应晶体管（2D FinFET），性能可比拟商用高端芯片。这一研究成果在国际顶级期刊Nature上发表。据介绍，这一原创性工作突破了后摩尔时代高速低功耗芯片的二维新材料精准合成与新架构集成瓶颈，为开发未来先进芯片技术带来了新的机遇，被评选为2023年度“中国半导体十大研究进展”。在保研北大之前，于梦诗本科就读于南京理工大学2015级高分子材料与工程专业。本科期间就以第一作者发表7篇SCI论文，其中1篇进入ESI全球前1%的高被引论文，总影响因子达27.12，达到学校博士生毕业要求。 ... PC版： 手机版：

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展

西电郝跃院士在超陡垂直晶体管器件研究方面取得进展 该工作报道一种新型晶体管器件技术，将电阻阈值开关与垂直晶体管进行集成，实现了兼具超陡亚阈值摆幅与高集成密度潜力的垂直沟道晶体管，电流开关比超过8个数量级且室温亚60mV/dec电流范围超过6个数量级，为后摩尔时代高性能晶体管技术提供了一种新的器件方案。随着集成电路制造工艺下探亚5纳米技术节点，传统的晶体管尺寸微缩路线无法像过去一样使能“器件-芯片”性能提升与成本控制。在此背景下，学术界与工业界近年来提出多种创新器件技术，以期克服常规MOSFET的技术局限。其中，三星、IBM、欧洲微电子中心（IMEC）等国际研发机构推出了垂直输运场效应晶体管（vertical-transport field-effect transistor, VTFET）器件技术。通过将电流方向从传统MOSFET的平面方向转换为垂直方向，该器件结构有望在芯片上垂直构造晶体管，从而大幅降低器件占有空间，提高集成密度。受此启发，西电研究团队采用超薄二维异质结构造VTFET半导体沟道并与电阻阈值开关（TS）垂直集成，实现超陡垂直晶体管（TS-VTFET）。这一器件技术借助超薄二维半导体出色的静电调控，大幅提升器件栅控能力；同时，借助电阻阈值开关的电压控制“绝缘-导电”相变特性，该器件的室温亚阈值摆幅达到1.52mV/dec，远低于常规MOSFET室温亚阈值摆幅高于60mV/dec的理论极限。此外，在发表的概念验证工作中，研究团队制备的超陡垂直晶体管表现出强大性能，包括电流开关比高于8个数量级、亚60mV/dec电流区间超过6个数量级、漏电流小于10fA等，为后摩尔时代高性能低功耗晶体管技术提供了一种新的方案。 ... PC版： 手机版：

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点

英特尔展示下一代晶体管微缩技术突破，将用于未来制程节点 （英文） 在IEDM 2023上，英特尔组件研究团队同样展示了其在技术创新上的持续投入，以在实现性能提升的同时，在硅上集成更多晶体管。研究人员确定了所需的关键研发领域，旨在通过高效堆叠晶体管继续实现微缩。结合背面供电和背面触点，这些技术将意味着晶体管架构技术的重大进步。随着背面供电技术的完善和新型2D通道材料的采用，英特尔正致力于继续推进摩尔定律，在2030年前实现在单个封装内集成一万亿个晶体管。 什么 #flag

中国在二维高性能浮栅晶体管存储器方面取得重要进展

中国在二维高性能浮栅晶体管存储器方面取得重要进展 中国华中科技大学的材料成形与模具技术全国重点实验室教授翟天佑团队，在二维高性能浮栅晶体管存储器方面取得重要进展，研制了一种具有边缘接触特征的新型二维浮栅晶体管器件，与现有商业闪存器件性能对比，其擦写速度、循环寿命等关键性能均有提升。 新华社星期一（9月18日）报道上述消息。 浮栅晶体管作为一种电荷存储器，是构成当前大容量固态存储器发展的核心元器件。然而，当前商业闪存内硅基浮栅存储器件所需的擦写时间约在10微秒至1毫秒范围内，远低于计算单元CPU纳秒级的数据处理速度，且其循环耐久性约为10万次，也难以满足频繁的数据交互。 二维材料具有原子级厚度和无悬挂键表面，在器件集成时可有效避免窄沟道效应和界面态钉扎等问题，是实现高密度集成、高性能闪存器件的理想材料。不过，在此前的研究中，其数据擦写速度多异常缓慢，鲜有器件可同时实现高速和高循环耐久性。 根据新华社，面对这一挑战，翟天佑团队研制了一种具有边缘接触特征的新型二维浮栅晶体管器件，通过对传统金属-半导体接触区域内二硫化钼进行相转变，使其由半导体相（2H）向金属相（1T）转变，使器件内金属-半导体接触类型由传统的3D/2D面接触过渡为具有原子级锐利界面的2D/2D型边缘接触，实现了擦写速度在10纳秒至100纳秒、循环耐久性超过300万次的高性能存储器件。 报道引述翟天佑说：“通过对比传统面接触电极与新型边缘接触，该研究说明了优化制备二维浮栅存储器件内金属-半导体接触界面对改善其擦写速度、循环寿命等关键性能有重要作用。”